集成电路构装体的堆栈装置，由一个以上的基板及集成电路构装体互相堆栈形成，其特征在于： 基板，中央形成一个开口，沿着该开口外缘的基板表面设置多个焊点，并使该焊点电性导通至基板的另一表面； 集成电路构装体，是沉置于前述基板的开口中，集成电路构装体的接脚是与基板的焊点相焊连； 用一个以上的上述基板与集成电路构装体的组合体，再互相堆栈焊连，并使组合体底部焊连于印刷电路板表面。（*该技术在2013年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术是一种堆栈集成电路构装体的装置，其通过一种基板，基板中央为具有一构装体尺寸的框孔或凹槽，孔或槽周边设有焊点，上下面的焊点互相导通，构装体则沉置于框孔或凹槽中，并使构装体的接脚与基板的焊点焊连。
技术介绍
电子产品的效能常取决于其内部零组件的容量或处理效率，如内存的容量大小即攸关其运作的电子产品的处理效率。而内存不论是动态随机存取内存(Dynamic Random Access Memory，DRAM)或是静态随机存取内存(Static Random Access Memory，SRAM)，其在使用上大都以模块化的方式存在，即将数个内存并列地封装于一印刷电路板上而成为内存模块(Memory Module)。众所周知的上述内存模块的外观尺寸乃有一标准限制，故特定尺寸的模块内只能容纳固定数量的内存芯片，并成为具有固定记忆容量的模块，当上述的内存容量欲向上扩充时，增加内存数目是最可行且简单的方法，然而此举可能必须加大模块的外形尺寸，这对于日趋轻薄短小的信息产品可能无法接受，同时也违背通用标准。有鉴于此，一种在不扩充模块尺寸且又能增加内存容量的方法被开发出来，其是将各别的内存，于产品允许的高度内互相堆栈，使得原来的内存容量得以成倍的增长，不过此种方法在实际的应用中产生了某种困扰。如附图说明图1所示，目前晶元的封装，大多仍是以导线架封装(Lead Frame Package)为主，其特征是所封装成的积体构装体，具有细长的外露接脚，而内存若是以这种封装方式制成，在进行堆栈(stack)时，往往愈上层的构装体10其接脚11就得愈伸长，以便可以延伸至印刷电路板2表面与下层的构装体12的接脚13互相联接。上述将构装体的接脚延伸的作法，实际上产生了以下的问题；首先，延长的接脚容易被折断；又，延长的接脚因过于细长而制作不易，相对其优良率也不高；另外，上下构装体10、12的接脚长度不同，必须利用不同的模具生产，也导致制造成本增高；再者，过长的接脚也造成电性不佳。
技术实现思路
本技术的目的是提供一种新的集成电路构装体的堆栈装置，其可避免发生如传统构装体的堆栈结构所产生的缺失。严格的说，本技术是针对一种利用芯片尺寸封装(Clip Scale Package，CSP)技术所封装成的构装体所开发出的堆栈技术，前述CSP构装体3如图2所示，其具有较短的接脚31。本技术是按如系下的方式来实现的本技术的技术重点是提供一种可供CSP构装体堆栈的装置，其为一块基板，基板中央可形成一个如CSP构装体外形尺寸的开孔或凹槽，而该开孔或凹槽的周缘设置有焊点或贯穿孔，该焊点再借着导线或导通孔连至另一未设焊点的基板面，使焊点能与外界接通或是通过具有电性的贯穿孔连接基板上下表面的电性。CSP构装体是沉置于该基板的开孔中或凹槽中，其接脚则焊连于基板的焊点上，通过焊点再与外界导通，上述CSP构装体可利用其接脚互相焊连的方式再堆栈另一颗构装体，或是在上述CSP构装体上方再焊接一基板，并于基板内再焊装另一个构装体。由上述的结构可知，基板可充作CSP构装体彼此进行堆栈封装的界面，借着其稳固的结构可避免如传统导线架封装构装体在堆栈时因接脚延伸所造成的断脚情形；又，不论其堆栈的层数为何，每一个构装体是通过前述的基板彼此连接后再焊接至电路板上，故其接脚长度均等而有较佳的电性；再者，这种基板的结构简单、制作容易，其成本远较传统堆栈方式低，相信能够大量制造以提升记忆模块的记忆容量。以下结合附图对本技术做进一部说明图1是习知导线架封装芯片的堆栈结构图；图2是习知CSP芯片的结构图；图3是本技术的开孔型基板的外观立体图；图4是本技术的基板与印刷电路板的结合状态图；图5是本技术的凹槽型基板的外观立体图；图6～图8及图10是本技术进行CSP芯片堆栈的各种实施结构图；图9是本技术在使用状态下于基板上开设有通气口的结构图。图中10构装体，11接脚，12构装体，13接脚；2印刷电路板；3 CSP构装体，31接脚；4基板，41开孔，42焊点，43导线，44下层焊点，45导通孔，46通气口；4’开孔型基板，41’开孔；5印刷电路板；5’印刷电路板，51’一凹槽；6基板，61凹槽，62焊点，63导线，64通气口；具体实施方式本技术的较佳实施结构如图3所示，是提供一种基板4，其中央形成一个开孔41及其周缘设有多个焊点42，该上层焊垫42借着导线43连接至下层焊点44，或是如图4所示，导线43也可通过孔内镀有导电金属层的导通孔45来连接上、下的焊点42、44。另一种方式是，本技术的焊点可能只设在基板4的上层面，并通过导线43或导通孔45连接至基板4的底面，然后再利用印刷电路板5上的电路与前述的导线43或导通孔45导连。本技术另一种较佳实施结构如图5所示，亦为一种基板6，其中央设有一凹槽61，其槽缘设有多个焊点62，并以导线63或导通孔(图中未示)导通上下基板面的电性。如图6～图8所示，前述的开孔41或凹槽61是供CSP构装体3的承纳，故其尺寸以适于或较大于CSP构装体3的外形尺寸，而其促成CSP构装体3进行堆栈的方式可以是以下几种方式如图6所示，CSP构装体3以接脚31相对的方式焊连，然后使结合后的构装体组的其中一CSP构装体3沉置于凹槽型基板6的凹槽62内，或者是沉置于开孔型基板4的开孔41中(如图7所示)。沉置的CSP构装体3再通过接脚31与基板4、6的焊点42、62相焊接，最后再使基板4、6焊接于印刷电路板5上。上述组合的上层CSP构装体3还可再罩盖另一开孔型基板4，并使该基板4的导线43或导通孔45与上层CSP构装体3的接脚31相焊接，如此可通过该型基板4而向上堆栈数个的CSP构装体3。本技术另一种实施方式如图8所示，CSP构装体3是以其接脚31直接焊节于印刷电路板5表面，然后再以开孔型基板4框于该CSP构装体3外围，并使基板4的底端导电部份和芯片的接脚31相连，并且借着这种多个CSP构装体3和基板4的组合的层层堆栈，而达到堆栈集成电路构装体的目的。另一个实施方式如图10所示，两个CSP构装体3以接脚31相对的方式焊连，该构装体组的其中一CSP构装体3同时沉置于一种薄的开孔型基板4’的开孔41’中及印刷电路板5’的一凹槽51’中。此种方式可有效降低多个CSP构装体3向上组叠后的封装高度。为实施以本技术所述的方式来堆栈集成电路构装体，并使其成品具有长效的操作效应，则构装体堆栈后所产生的工作温度必须予以控制。有鉴于此，本技术的基板4、6侧边尚可开设有通气口46、64至开孔41或凹槽61中，使构装体3的工作温度得以散出而延长其使用寿命(如图3、图5、图9所示)。上述的各种结构只是为说明本技术所列举的数个实施例，其并非本技术的权利限制，当知任何以本技术技术概念所衍生的简单改变，如将基板上的焊点用具有电性的贯穿孔代替，均属于本技术权利要求所包含的范围。本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.集成电路构装体的堆栈装置，由一个以上的基板及集成电路构装体互相堆栈形成，其特征在于基板，中央形成一个开口，沿着该开口外缘的基板表面设置多个焊点，并使该焊点电性导通至基板的另一表面；集成电路构装体，是沉置于前述基板的开口中，集成电路构装体的接脚是与基板的焊点相焊连；用一个以上的上述基板与集成电路构装体的组合体，再互相堆栈焊连，并使组合体底部焊连于印刷电路板表面。2.根据权利1所述的集成电路构装体的堆栈装置，其特征在于其中基板的中央开口为一贯穿基板上下表面的开孔。3.根据权利1所述的集成电路构装体的堆栈装置，其特征在于其中基板的中央开口为一自基板其中一表面沉陷的凹槽。4.根据权利2所述的集成电路构装体的堆栈装置，其特征在于其中基板上下表面的开孔外缘均设有焊点，且上下面的焊点互为电性导通。5.根据权利3所述的集成电路构装体的堆栈装置，其特征在于其中基板的凹槽外缘边设有焊点，该焊点的电性连接...
【专利技术属性】
技术研发人员：吴澄郊，
申请(专利权)人：吴澄郊，
类型：实用新型
国别省市：
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