积体电路堆叠封装组件制造技术

一种积体电路堆叠封装组件，它包括基板、下层积体电路、上层积体电路及第二封胶层；基板设有上表面及下表面；下层积体电路设于基板上表面上；其特征在于所述的基板上表面设有形成填充第一封胶层凹槽的凸缘层，于凹槽内设有复数个第一接点，凸缘层上设有复数个第二接点；设于基板上表面上的下层积体电路位于凹槽内，且藉由复数条导线电连接至第一接点上；填充于凹槽内的第一封胶层将下层积体电路及复数条导线包覆住；上层积体电路系设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点；第二封胶层系覆盖于上层积体电路上以将上层积体电路及复数条导线包覆住。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于半导体封装组件，特别是一种积体电路堆叠封装组件。
技术介绍
在科技的领域，各项科技产品皆以轻、薄、短小为其诉求，因此，对于积体电路的体积系越小越理想，更可符合产品的需求。而以往积体电路即使体积再小，亦只能并列式地电连接于电路板上，而在有限的电路板面积上，并无法将积体电路的容置数量有效地提升，故欲使产品达到更为轻、薄、短小的诉求，将有其困难的处。因此，将若干个积体电路予以叠合使用，可达到轻、薄、短小的诉求。然而，若干个积体电路叠合时，上层积体电路将会压到下层积体电路的导线，以致将影响到下层积体电路的讯号传递。如图1所示，习知的积体电路堆叠封装组件包括有基板10、下层积体电路12、上层积体电路14、复数个导线16及间隔层18。下层积体电路12系设于基板10上，上层积体电路14系藉由间隔层18叠合于下层积体电路12上方，使下层积体电路12与上层积体电路14形成适当的间距20，如此，复数个导线16即可电连接于下层积体电路12边缘，使上层积体电路14叠合于下层积体电路12上时，不致于压损复数个导线16。然而，习知的积体电路堆叠封装组件存在如下缺点1、必须另外黏设间隔层18，不但制造上较为不便，且制造成本相对提高。2、上层积体电路14必须打线于基板10，其打线距离较长，且所产生的线弧较大，较易产生断线的情形。
技术实现思路
本技术的目的是提供一种封装方便、降低生产成本、降低打线距离、减小弧线、提高封装良率的积体电路堆叠封装组件。本技术包括基板、下层积体电路、第一封胶层、上层积体电路及第二封胶层；基板设有上表面及下表面；基板上表面设有形成凹槽的凸缘层，于凹槽内设有复数个第一接点，凸缘层上设有复数个第二接点；下层积体电路设于基板上表面上，并位于凹槽内，且藉由复数条导线电连接至第一接点上；第一封胶层填充于凹槽内，以将下层积体电路及复数条导线包覆住；上层积体电路系设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点；第二封胶层系覆盖于上层积体电路上以将上层积体电路及复数条导线包覆住。其中凸缘层系一体成型于基板上表面上。基板下表面设有复数个第三接点。基板下表面上复数个第三接点上形成球栅阵列金属球。下层积体电路系藉由复数条导线电连接至第一接点上。由于本技术包括基板、下层积体电路、第一封胶层、上层积体电路及第二封胶层；基板设有上表面及下表面；基板上表面设有形成凹槽的凸缘层，于凹槽内设有复数个第一接点，凸缘层上设有复数个第二接点；下层积体电路设于基板上表面上，并位于凹槽内，且藉由复数条导线电连接至第一接点上；第一封胶层填充于凹槽内，以将下层积体电路及复数条导线包覆住；上层积体电路系设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点；第二封胶层系覆盖于上层积体电路上以将上层积体电路及复数条导线包覆住。封装时，首先提供设有形成凹槽凸缘的基板；将下层积体电路设置于凹槽内，再以复数条导线电连接下层积体电路至基板的第一接点上；将第一封胶层填充于凹槽内，以将下层积体电路及复数条导线包覆住；将上层积体电路叠设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点上；然后，以第二封胶层覆盖住上层积体电路及复数条导线；无须另行设置间隔层，在制造上较为便利；复数条导线系打线于凸缘层上，其所形成的打线距离较短，可节省线材，且其线弧较短，不会有断损的情形，可提高封装良率。不仅封装方便、降低生产成本，而且降低打线距离、减小弧线、提高封装良率，从而达到本技术的目的。附图说明图1、为习知的积体电路堆叠封装组件结构示意剖视图。图2、为本技术结构示意剖视图。图3、为本技术封装过程第一示意图。图4、为本技术封装过程第二示意图。具体实施方式如图2所示，本技术包括基板30、下层积体电路32、第一封胶层34、上层积体电路36及第二封胶层38。基板30设有上表面40及下表面42。上表面40设有形成凹槽46的凸缘层44，并于凹槽46内设有复数个第一接点48，凸缘层44上设有复数个第二接点50。凸缘层44系一体成型于基板30上表面40上。下表面42设有复数个第三接点52，并于第三接点52上形成球栅阵列金属球54。下层积体电路32系设于基板30的上表面40上，并位于凹槽46内，且藉由复数条导线56电连接至第一接点48上。第一封胶层34系填充于凹槽46内，用以将下层积体电路32及复数条导线56包覆住。上层积体电路36系设于第一封胶层34上，藉由复数条导线58电连接至凸缘层44的第二接点50。第二封胶层38系覆盖于上层积体电路36上，用以将上层积体电路36及复数条导线58包覆住。封装时，如图3所示，首先提供基板30，使基板30设有形成凹槽46的凸缘层44；将下层积体电路32设置于凹槽46内，再以复数条导线56电连接下层积体电路32至基板30的第一接点48上；将第一封胶层34填充于凹槽46内，以将下层积体电路32及复数条导线56包覆住；如图4所示，将上层积体电路36叠设于第一封胶层34上，藉由复数条导线58电连接至凸缘层44的第二接点50上；然后，如图2所示，以第二封胶层38覆盖住上层积体电路36及复数条导线58，即可完本技术的封装。如上所述，本技术具有如下优点1、本技术制造时无须另行设置间隔层，在制造上较为便利。2、复数条导线58系打线于凸缘层44上，其所形成的打线距离较短，可节省线材，且其线弧较短，不会有断损的情形，可提高封装良率。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种积体电路堆叠封装组件，它包括基板、下层积体电路、上层积体电路及第二封胶层；基板设有上表面及下表面；下层积体电路设于基板上表面上；其特征在于所述的基板上表面设有形成填充第一封胶层凹槽的凸缘层，于凹槽内设有复数个第一接点，凸缘层上设有复数个第二接点；设于基板上表面上的下层积体电路位于凹槽内，且藉由复数条导线电连接至第一接点上；填充于凹槽内的第一封胶层将下层积体电路及复数条导线包覆住；上层积体电路系设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点；第二封...

【专利技术属性】
技术研发人员：辛宗宪，
申请(专利权)人：胜开科技股份有限公司，
类型：实用新型
国别省市：