【技术实现步骤摘要】
本技术属于半导体封装组件，特别是一种积体电路堆叠封装组件。
技术介绍
在科技的领域，各项科技产品皆以轻、薄、短小为其诉求，因此，对于积体电路的体积系越小越理想，更可符合产品的需求。而以往积体电路即使体积再小，亦只能并列式地电连接于电路板上，而在有限的电路板面积上，并无法将积体电路的容置数量有效地提升，故欲使产品达到更为轻、薄、短小的诉求，将有其困难的处。因此，将若干个积体电路予以叠合使用，可达到轻、薄、短小的诉求。然而，若干个积体电路叠合时，上层积体电路将会压到下层积体电路的导线，以致将影响到下层积体电路的讯号传递。如图1所示，习知的积体电路堆叠封装组件包括有基板10、下层积体电路12、上层积体电路14、复数个导线16及间隔层18。下层积体电路12系设于基板10上，上层积体电路14系藉由间隔层18叠合于下层积体电路12上方，使下层积体电路12与上层积体电路14形成适当的间距20，如此，复数个导线16即可电连接于下层积体电路12边缘，使上层积体电路14叠合于下层积体电路12上时，不致于压损复数个导线16。然而，习知的积体电路堆叠封装组件存在如下缺点1、必须另外黏设...
【技术保护点】
【技术特征摘要】
1.一种积体电路堆叠封装组件，它包括基板、下层积体电路、上层积体电路及第二封胶层；基板设有上表面及下表面；下层积体电路设于基板上表面上；其特征在于所述的基板上表面设有形成填充第一封胶层凹槽的凸缘层，于凹槽内设有复数个第一接点，凸缘层上设有复数个第二接点；设于基板上表面上的下层积体电路位于凹槽内，且藉由复数条导线电连接至第一接点上；填充于凹槽内的第一封胶层将下层积体电路及复数条导线包覆住；上层积体电路系设于第一封胶层上，藉由复数条导线电连接至凸缘层的第二接点；第二封...
【专利技术属性】
技术研发人员：辛宗宪，
申请(专利权)人：胜开科技股份有限公司，
类型：实用新型
国别省市：
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