半导体集成电路器件制造技术

本发明专利技术的半导体集成电路器件，在半导体基片３１的表面平行地形成多个沟槽３３。分别在这些沟槽３３的底部及沟槽３３间的各凸部形成半导体元件。上述各半导体元件之特征在于，因其在上述沟槽３３的深度方向被隔开而形成元件隔离。半导体元件，由于在沟槽３３的深度方向，换言之在与半导体基片３１的表面垂直方向被隔开而形成电隔离，因而可缩小元件隔离区在图形平面上所占宽度，达到缩小芯片尺寸及高集成化之目的。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路器件，特别涉及NAND型EEPROM等半导体存储器件。现有的NAND型EEPROM，例如由图15-图18所示结构构成。图15是表示存储单元的电路图，图16是图15图形的平面图，图17是沿图16图形X-X′线的断面图，图18是表示沿与图16图形Y-Y′线断面相邻接的存储单元的断面图。在图15中，11是位线，在该位线11与电源Vss(接地点或基准电位供给源)间，串联接在单元选择用的MOS晶体管12-1，单元晶体管13-1至13-8以及单元选择用的MOS晶体管12-2的各漏极、源极间。将选择信号SG1、SG2分别供给上述的MOS晶体管12-1、12-2的栅极，在该MOS晶体管12-1、12-2变为导通时，相关的存储单元被选通。上述各单元晶体管13-1至13-8的控制栅与字线相连接，根据由行译码器输出的行选择信号CG1至CG8，选定哪一个单元晶体管进行数据写入及读出。上述存储单元，如图16-图18所示，是在N型半导体基片14的表面形成的P型阱区15中形成的。MOS晶体管12-1、各单元晶体管13-1至13-8以及MOS晶体管12-2分别与邻接的晶体管共用漏区或源区。在各单元晶体管13-1至13-8的漏、源区间的基片14上，叠层形成使隧道电流流过的栅绝缘膜16-1至16-8、浮栅17-1至17-8、第2栅绝缘膜18-1至18-8以及控制栅19-1至19-8。上述MOS晶体管12-1、12-2分别用与单元晶体管13-1至13-8相同的工艺步骤形成，虽然具备浮栅和控制栅，由于这些栅极被短路，使它起到单元选择用的MOS晶体管作用。在上述各晶体管12-1、13-1至13-8、及12-2上形成层间绝缘膜20、在此层间绝缘膜20上设置上述位线11。该字线11是沿上述单元晶体管13-1至13-8的串联连接方向形成的、亦与MOS晶体管12-1的漏区12-1D相连接。另一方面，上述MOS晶体管12-2的源区12-2S与接地点Vss相连接。在上述构成的NAND型EEPROM中，在浮栅注入电子，定义单元晶体管的阈值电压(Vth)在0-5V间的状态为数据“0”，在0V以下为数据“1”。在写入时，在与选择的单元晶体管的控制栅相连接的字线施加20V左右的高压，在位线施加0V的电压，按着控制栅与浮栅之间的电容量C1与浮栅与沟道区之间的电容量C2的耦合比，由上升的浮栅电位(约13V)及基片电场(约13MV/cm左右)产生隧道电流，向浮栅注入电子。此时，在非选定的位线上，施加防止误写入的12V的中间电位，降低了浮栅与基片之间的电位差。在基片(通常是P型阱区)施加20V的电压，提供强电场，抽取浮栅中的电子，起到消去作用。NAND型EEPROM为所谓的特快存储、全位同时或整字区地消去。此时，将浮栅全部抹掉，正向充电，使单元晶体管耗尽化。为了进行判定存储数据“1”“0”的读出，分别给选定的单元字线设定0V、位线设定5V，非选定单元的字线设定5V。以上是NAND型EEPROM的基本工作原理、上述NAND型EEPROM，如图16及图17所示，因为在每个单元晶体管的位线也可以不采取与单位晶体管接触，与NOR型相比，可以做到接触点数少，单元尺寸小。可是，人们关注将NAND型EEPROM换成未来的HDD(软盘驱动)的器件，要求进一步大容量化及低成本化，希望进一步缩小单元的尺寸。但是，现在的单元结构，如图18的沟道宽度方向的断面图所示，与单元晶体管的面积相比，元件隔离区21(LOCOS法形成的场氧化膜)所占的面积要大，为了该元件的隔离所需要的区域要占有隧道现象所使用的区域三倍面积。即，将最小设计规则设为△t，对于使隧道电路流过的第1栅绝缘膜16-6的宽度为△t的情况，在该绝缘膜16-6两侧的元件隔离区21形成时，各自需要△t的宽度，浮栅17-6的宽度，要在绝缘膜16-6宽度上再加上2△t，变为3△t。另外，在与邻接的浮栅之间，也需要△t的间隔，一个单元晶体管的宽度就需要4△t。这样，在现有的NAND型EEPROM中，由于元件隔离区的存在，单元尺寸往往不违反“最小设计规则×4”的原则，为了今后飞跃地缩小单元尺寸，必需大幅度地缩小元件的隔离区。关于其它的半导体集成电路器件，与上述NAND型EEPROM相同，由于有元件隔离区存在，则有大大限制了芯片尺寸的缩小及高集成化的问题。如上所述，现有的半导体集成电路器件，由于存在元件隔离区，则存在使芯片尺寸的缩小及高集成化受到限制的问题。本专利技术鉴于上述事实，其目的在于提供一种谋求缩小元件隔离区、缩小芯片尺寸亦高集成化的半导体集成电路器件。即，本专利技术的权利要求1中记载的一种半导体集成电路器件，具有半导体主体，多个在上述半导体主体表面上平行形成的沟，及在该沟的底部及沟间的凸部分别形成的半导体元件，其特征在于，上述各半导体元件，由于在沟的浓度方向上是隔开的，而完成元件隔离。权利要求2记载的半导体集成电路器件，具有半导体主体、多个在上述半导体主体表面平行形成的沟、在各沟底部及沟间各凸部的半导体主体中隔开形成的有源区、各沟底部的上述有源区间上及沟间各凸部上分别设置的多个浮栅及在与上述沟交叉方向上跨越上述多个浮栅而形成的控制栅，其特征在于上述各沟底部及沟间凸部上分别形成的单元晶体管，由于在上述沟深度方向被隔开而形成电隔离。还有，权利要求3的半导体集成电路器件，具有第1导电导类型半导体基片、在该半导体基片的表面形成的第2导电类型的阱区、多个在上述半导体基片的阱区平行形成的沟、多个在各沟底部及沟间凸部的半导体基片中隔开形成的第1导电类型源、漏区、在上述源、漏区间的各沟底部上及沟间的各凸部上分别形成的流过隧道电流的第1栅绝缘膜、多个在这些第1栅绝缘膜上分别形成的浮栅、在上述浮栅的表面上形成的第2栅绝缘膜、在该第2栅绝缘膜上多个沿与上述沟垂直方向跨越上述多个浮栅的平行形成的控制栅，其特征在于，在上述各沟底部及沟间凸部上分别形成的单元晶体管由于在上述沟深度方向被隔开，而形成电隔离，在上述各沟底部及沟间和凸部上、沿上述沟的方向，由多个单元晶体管构成串联连接的NAND型EEPROM。按照权利要求1的结构，分别形成在沟底部及沟间凸部的半导体元件，由于在沟的深度方向，换言之，在垂直于半导体表面的方向被分隔开，完成元件隔离，因而可以缩小元件隔离用的区域在图形平面上所占宽度，谋求缩小芯片尺寸亦高集成化。按照权利要求2及3的结构，由于分别在各沟底部及沟间凸部形成的单元晶体管在上述沟的深度方向上被隔开，形成电隔离，因而可以降低元件隔离用的区域在图形平面上所占的宽度，谋求缩小单元尺寸亦高集成化，若将共用源和漏区的多个单元晶体管串联连接、可以大幅度地减小元件隔离区，因而适宜于NAND型EEPROM。图1是用于解释本专利技术一实施例的半导体集成电路器件的NAND型EEPROM主要结构的透视图;图2是用于解释上述图1所示的NAND型EEPROM的制造方法的、沿图1中A-A′线及B-B′线的第一工艺步骤的断面图;图3是用于，解释上述图1所示的NAND型EEPROM的制造方法的，第2步骤沿图1中的A-A′线及B-B′线的断面图;图4是用于，解释上述图1所示的NAND型EEPROM的制造方法的第3工艺步骤沿图1中的A-A′线及B-B′线本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，具有半导体主体，在上述半导体主体的表面平行形成的多个沟（３３Ａ、３３Ｂ、３３Ｃ）及在该沟底部及沟间的凸部分别形成的导体元件，其特征在于，由于上述半导体元件在沟的深度方向被分隔开，而形成元件的隔离。

【技术特征摘要】
JP 1994-3-16 046115/941.一种半导体集成电路器件，具有半导体主体，在上述半导体主体的表面平行形成的多个沟(33A、33B、33C)及在该沟底部及沟间的凸部分别形成的导体元件，其特征在于，由于上述半导体元件在沟的深度方向被分隔开，而形成元件的隔离。2.一种半导体集成电路器件，包括半导体主体，多个在上述半导体主体表面平行形成的沟(33A、33B、33C)、在各沟底部及沟间各凸部的半导体主体中隔开形成的有源区(35a1、35a2、35b1、35b2、35c1、35c2、35d1、35d2、35e1、35e2、35f1、35f2)、各沟底部的上述有源区间上及沟间的各凸部上分别设置的多个浮栅(38a、38b、38c、38d、38e)、在与上述沟交叉方向上，跨越上述多个浮栅而形成的控制栅(40)，其特征在于，在上述各沟底部及沟间凸部上分别形成的单元晶体管，由于在上述沟深度方向是隔开的，形成电隔离。3.一种半导体集成电路器件，具有第1导电类型半导体基片(31)、在该半导体基片的表面形成的第2导类型的阱区(32)、多个在上述半导体基片的阱区平行形成的沟(33A、33B、33C)、多个在各沟的底部及沟间各凸部的上述半导体基片中隔开形成的第1导电类型的源、漏区(35a1、35a2、35b1、35b2、35c1、35c2、35d1、35d2、35e1、35e2、35f1、35f2)、在上述源、漏区间的各沟底部上及沟间的各凸部上分别形成的、流过隧道电流的第1栅绝缘膜(37a、37b、37c、37d、37e)、多个在这些第一栅绝缘膜上分别形成的浮栅，在上述浮栅(38a、38b、38c、38d、38e)的表面上形成的第2栅绝缘膜(39a、39b、39c、39d、39e)、在该第2栅绝缘膜上，多个沿...

【专利技术属性】
技术研发人员：田中真一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]