半导体存储器件制造技术

一在ＳＯＩ衬底上形成的ＣＭＯＳ ＳＲＡＭ单元，包含一触发器，其具有第一和第二ＮＭＯＳ晶体管和第一和第二ＰＭＯＳ晶体管，一传输门，以及一字线。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静态随机存取存储器(后面就简称为SRAM)，更具体地说，是涉及作为半导体元件的存储单元的结构与布局。一般地说，用触发器作为数据存储装置的SRAM比用电容器作为数据存储装置的动态随机存取存储器的(此后称为DRAM)速度要快，而且不需要数据刷新。另一方面，构成SRAM一个存储单元的元件数目比构成DRAM一个存储单元的元件数目要多，因此SRAM一个存储单元的面积是DRAM一个存储单元面积的数倍。如图6所示，常规的基本CMOS(互补型金属氧化物半导体)SRAM单元电路包括两个PMOS晶体管301和302以及四个NMOS晶体管311，312，321和322。两个PMOS晶体管301和302的源极分别与电源(Vdd)线相连。两个NMOS晶体管311，312的源极分别与地(Gnd)线相连。PMOS晶体管301的漏极与NMOS晶体管311的漏极相连。PMOS晶体管301的栅极与NMOS晶体管311的栅极相连。类似地，PMOS晶体管302的漏极与NMOS晶体管312的漏极相连。PMOS晶体管302的栅极与NMOS晶体管312的栅极相连。从上面的布局显然可见，PMOS晶体管301与NMOS晶体管311构成了一个CMOS反相器。类似地，PMOS晶体管302与NMOS晶体管312构成了一个CMOS反相器。两个CMOS反相器的每一个的输入端都与它们的另一个输出端相连，以构成一个触发器。NMOS晶体管321和322中每一个的源极和漏极都与两个CMOS反相器中相应的一个的输出端相连，每个晶体管的另一个源极和漏极与两条位线D和DB中相应的一条相连。两个NMOS晶体管的栅端与字线WL相连。NMOS晶体管321和322按这种方式相连接作为触发器和位线之间的传输门。注意位线DB的输入信号是位线D输入信号的反相信号。具有上述布局的CMOS SRAM单元电路的操作将说明如下。当字线WL的电位设置为高电平时，两个NMOS晶体管321和322作为传输门被接通。结果数据就根据通过位线D和DB传送的互补信号写入该触发器或从该触发器读出。与此相反，当字线WL的电位设置为低电平时，两个NMOS晶体管321和322作为传输门被关闭，在该晶体管被关闭之前写入触发器的数据就被保持。上述CMOS SRAM单元电路的CMOS SRAM单元电路结构(作为参考1)是用一个体(bulk)CMOS技术形成于一个硅衬底上的，下面参照图1和2对其进行说明。如图1所示，作为参考1的CMOS SRAM单元电路包括元件区910，920和930，栅互连941，942和943，第一铝互连952，971和972，第二铝互连951，961和962，接触孔980a至980j，以及通孔990a至990c。在这种情况下，“元件区”是一个一般性的术语，表示在硅衬底上形成MOS晶体管的源扩散层、漏扩散层以及沟道区的一个区域。此外，栅互连941对应于图6中的字线WL，第二铝互连961和962分别对应于图6中的位线D和DB。第二铝互连951和第一铝互连952是地电位(Gnd)线并通过通孔990a和接触孔980a和980b与作为NMOS晶体管(图6中的NMOS晶体管311和312)源极的n+型扩散层区911和921(见图2)电连接，，该NMOS晶体管构成一触发器。尽管未示出，供电电压(Vdd)加到元件区930的p+型扩散层区域931上。图2是只显示图1所示单元结构的元件区910、920和930以及栅互连941、942和943的平面图。用与字线WL对应的栅互连942和943以及栅互连941作为栅极的NMOS晶体管的n+型扩散层区911、912、913、921、922和923(与图6中NMOS晶体管311、312、321、322对应)形成于元件区910和920。用栅互连942和943作为栅极的PMOS晶体管的p+型扩散层区域931、932和933形成于元件区930。更具体地说，在图2的平面图中所示的构成元件分别对应于图6中的电路元件，如下所述。对于每个用栅互连942作为图2中栅极的MOS晶体管，有p+型扩散层区931和932分别作为源极和漏极的PMOS晶体管对应于图6中的NMOS晶体管301。有n+型扩散层区911和912分别作为源极和漏极的NMOS晶体管对应于图6中的NMOS晶体管311。类似地，对于每个用栅互连943作为图2中栅极的MOS晶体管，有p+型扩散层区931和933分别作为源极和漏极的PMOS晶体管对应于图6中的NMOS晶体管302。有n+型扩散层区921和922分别作为源极和漏极的NMOS晶体管对应于图6中的NMOS晶体管312。对于用栅互连941作为栅极的MOS晶体管，有n+型扩散层区912和913分别作为源极和漏极以及相反的NMOS晶体管对应于图6中的NMOS晶体管321。有n+型扩散层区922和923分别作为源极和漏极以及相反的NMOS晶体管对应于图6中的NMOS晶体管322。再参考图1，第二铝互连951是一个地电位(Gnd)线，与第一铝互连952通过通孔990a相连。第一铝互连952与通过接触孔980a和980b与n+型扩散层区911和921相连(见图2)。根据这种布局，Gnd电位加到n+型扩散层区911和921上。尽管没有示出，供电电压Vdd被加到p+型扩散层区931，如上所述。参考图1和图2，p+型扩散层区932和n+型扩散层区912通过接触孔980c和980d连到第一铝互连971。第一铝互连971通过接触孔980e连到栅互连943。p+型扩散层区933和n+型扩散层区922通过接触孔980f和980g连到第一铝互连972。第一铝互连972通过接触孔980h连到栅互连942。根据上述连接，就形成了图6中的触发器。图1中的第二铝互连961和962分别对应于图6中的位线D和DB。图1中的栅互连941对应于图6中的字线WL。图2中的n+型扩散层区913和923通过通孔990b和990c分别连到作为位线D和DB的第二铝互连961和962上。根据这种连接，因为栅互连941作为图6中的NMOS晶体管321和322，根据字线WL传送的信号来开/关传输门形成于位线D和DB以及触发器的内部端点之间。如参考1的CMOS SRAM单元的横切面结构将参照图3来说明，图3所示是图2中指定的横切面。如图3所示，在用体(buLk)CMOS技术的如参考1的CMOS SRAM单元中，一P型阱区1051和一N型阱区1052形成于硅衬底1060。每个用栅互连942作为栅极的NMOS晶体管都在P型阱区1051的元件区中形成，每个用栅互连942作为栅极的NMOS晶体管都在N型阱区1052的元件区中形成。在NMOS和PMOS晶体管之间形成一氧化薄膜1070用于元件隔离。Gnd电位被加到P型阱区1051，Vdd电位被加到N型阱区1052，以对P型阱区1051和N型阱区1052之间的P-N结反向偏置，由此实现元件隔离。为了将这些两元件隔离技术用于此结构，必须在N型阱区1052靠近P型阱区1051的n+型扩散层区912和末端部分之间以及P型阱区1051靠近N型阱区1052的p+型扩散层区932和末端部分之间保证有几微米或更大一点的空间。例如，在根据0.35微米规则处理的CMOS中在p+型扩散层本文档来自技高网...

【技术保护点】
一在ＳＯＩ衬底上形成的ＣＭＯＳ ＳＲＡＭ单元，其包含有一触发器，该触发器具有第一和第二ＮＭＯＳ晶体管和第一和第二ＰＭＯＳ晶体管，一传输门，该传输门有第一和第二ＭＯＳ晶体管，以及一字线部分，其特征在于， 所述字线部分沿一个预定方向延伸； 所述第一和第二ＮＭＯＳ晶体管和所述第一和第二ＰＭＯＳ晶体管的源和漏扩散层区沿预定方向布置，而所述晶体管的栅极则在其沟道区内沿垂直于预定方向的方向布置； 所述第一ＮＭＯＳ晶体管的栅极与所述第一ＰＭＯＳ晶体管的栅极电连接； 所述第二ＮＭＯＳ晶体管的栅极与所述第二ＰＭＯＳ晶体管的栅极电连接； 在沟道区的所述第一ＮＭＯＳ晶体管栅极与沟道区的所述第一ＰＭＯＳ晶体管栅极之间的区域、所述第一ＮＭＯＳ晶体管的漏扩散层区、所述第一ＰＭＯＳ晶体管的漏扩散层区以及所述第一ＭＯＳ晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接； 在沟道区的所述第二ＮＭＯＳ晶体管栅极与沟道区的所述第二ＰＭＯＳ晶体管栅极之间的区域、所述第二ＮＭＯＳ晶体管的漏扩散层区、所述第二ＰＭＯＳ晶体管的漏扩散层区以及所述第二ＭＯＳ晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接。...

【技术特征摘要】
JP 1997-2-3 020654/971.一在SOI衬底上形成的CMOS SRAM单元，其包含有一触发器，该触发器具有第一和第二NMOS晶体管和第一和第二PMOS晶体管，一传输门，该传输门有第一和第二MOS晶体管，以及一字线部分，其特征在于，所述字线部分沿一个预定方向延伸；所述第一和第二NMOS晶体管和所述第一和第二PMOS晶体管的源和漏扩散层区沿预定方向布置，而所述晶体管的栅极则在其沟道区内沿垂直于预定方向的方向布置；所述第一NMOS晶体管的栅极与所述第一PMOS晶体管的栅极电连接；所述第二NMOS晶体管的栅极与所述第二PMOS晶体管的栅极电连接；在沟道区的所述第一NMOS晶体管栅极与沟道区的所述第一PMOS晶体管栅极之间的区域、所述第一NMOS晶体管的漏扩散层区、所述第一PMOS晶体管的漏扩散层区以及所述第一MOS晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接；在沟道区的所述第二NMOS晶体管栅极与沟道区的所述第二PMOS晶体管栅极之间的区域、所述第二NMOS晶体管的漏扩散层区、所述第二PMOS晶体管的漏扩散层区以及所述第二MOS晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接。2.一种如权利要求1所述的单元，其特征在于所述字线部分是一条作为所述第一和第二MOS晶体管公共栅极的字线。3.一种如权利要求1所述的单元，其特征在于所述字线部分用于输入电性等价信号并由在CMOS S...

【专利技术属性】
技术研发人员：岩城宏明，熊谷浩一，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]