半导体器件及其制造方法技术

提供在解决阈值和扩散层漏泄的折衷关系的同时没有必要分成几次形成栅氧化膜的半导体器件及其制造方法。栅电极４Ａ～４Ｃ分别具备在栅氧化膜３的上部按顺序层叠的多晶硅层Ｍ１、ＷＳｉ层Ｌ１、多晶硅层Ｍ１、ＷＳｉ层Ｌ２、多晶硅层Ｍ１、ＷＳｉ层Ｌ３，在栅电极４Ａ～４Ｃ的下层的阱层１０１内分别形成沟道掺杂层１０３Ａ～１０３Ｃ。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及在一个芯片内制成多种晶体管的。作为在一个芯片内制成多种晶体管(例如要求规格不同的)的，以下举出4个现有例进行说明。《第1现有例》《DRAM的整体构成》首先，作为第1现有例，对于在内部制成多种晶体管的DRAM600的构成和制造方法进行说明。在图76中示出DRAM600的构成(单元配置)。DRAM600不仅具备存储数据的存储单元阵列部601，而且还具备外围电路部(地址缓冲器602、X译码器603、Y译码器604)、行/列时钟部605、I/O总线部606、更新部607和读出放大器部608等。上述任一个部分都由晶体管构成，但对于各个部分要求不同的特性。例如，在存储单元阵列部601中，为了防止因漏泄电流引起的数据的消失，要求低的漏泄电流。此外，在外围电路部中，由于进行高速工作，故要求电流较大。再者，读出放大器部608中为了区别高电平和低电平，例如必须在高电平的一半的电压下工作。因此，对于使用于读出放大器部608的晶体管，要求在低电压下工作。即，在1个芯片的DRAM内，必须有特性不同的多种晶体管。例如，若比较阈值的话，则必须将存储单元阵列部的晶体管的阈值定为约1V、将外围电路部的晶体管的阈值定为约0.8V、将读出放大器部的晶体管的阈值定为约0.4V。《各晶体管的构成》为了在1个芯片内制成这些特性不同的晶体管，在以往通过使沟道掺杂层的杂质剖面分布与晶体管相一致地变化来解决这个问题。以下，对于使沟道掺杂的杂质浓度根据晶体管而变化的例子进行说明。图77是根据现有的制造方法制造的DRAM的构成例(局部图)，分别示出在读出放大器部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T1～T3的剖面。在图77中，N沟道型MOS晶体管T1～T3在同一个半导体衬底1(P型)上形成的P型阱层101内形成。通过在阱层101内形成的沟道断开层(cut layer)102和LOCOS层2将阱层101进行元件间分离，N沟道型MOS晶体管T1～T3分别在元件间分离开的区域中形成。读出放大器部的N沟道型MOS晶体管T1具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对低掺杂漏层(以下称为LDD层)107。然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层103。外围电路部的N沟道型MOS晶体管T2具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对LDD层107。然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层104。存储单元阵列部的N沟道型MOS晶体管T3具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对LDD层107。然后，在源·漏层106和LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层105。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层106的结构，成为连续地配置该结构的构成。在表1中示出N沟道型MOS晶体管T1～T3的构成诸要素。表1</tables> </tables> </tables>在表1中，N沟道型MOS晶体管T1～T3的各自的沟道掺杂层形成时的杂质剂量为1×1012/cm2、3×1012/cm2、5×1012/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。此外，在图78中示出在图77中已示出的读出放大器部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T1-T3中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。在图78中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)。如表1中所示，栅电极中的杂质浓度是这样的，在任一个晶体管中都以相同的量均匀地形成，故用重叠的直线表示A-A’、B-B’和C-C’线，但在阱层中，如以上所说明的那样，对阈值的要求越低的晶体管(按T1＜T2＜T3的顺序)，其沟道掺杂量越少，在氧化膜-体界面处的杂质浓度越低。再有，各剖面分布的峰的位置与各自的沟道掺杂层的形成位置大致相等。《各晶体管的制造方法》以下，使用图79～图84说明图77中示出的读出放大器部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T1～T3的制造方法。首先，在图79中示出的工序中，在P型半导体衬底1的表面利用LOCOS法形成厚度为例如4000埃的LOCOS层(场氧化膜)2。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底1内形成P型的阱区101。再有，为了在半导体衬底1内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。接着例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底1内形成沟道断开层102。再有，以和LOCOS层2一起形成元件间分离区那种形状来形成沟道断开层102。其次，在图80中示出的工序中，在阱区101内的预定位置形成与读出放大器部的晶体管T1相一致的杂质浓度最低的沟道掺杂层103。此时，也在外围电路部和存储单元阵列部的晶体管T2和T3的形成区域中形成沟道掺杂层103。再有，沟道掺杂层103的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。其次，在图81中示出的工序中，在读出放大器部的上部形成抗蚀剂掩模R201，在外围电路部和存储单元阵列部的沟道掺杂层103中有选择地追加注入杂质，形成与外围电路部的晶体管T2相一致的杂质浓度的沟道掺杂层104。此时，在存储单元阵列部的晶体管T3的形成区域中形成沟道掺杂层104。再有，沟道掺杂层104的形成，例如通过以50keV的能量、2×1012/cm2的剂量注入硼离子来进行。其次，在图82中示出的工序中，在读出放大器部和外围电路部的上部形成抗蚀剂掩模R202，在存储单元阵列部的沟道掺杂层104中有选择地追加注入杂质，形成与存储单元阵列部的晶体管T3相一致的杂质浓度的沟道掺杂层105。再有，沟道掺杂层105的形成，例如通过以50keV的能量、2×1012/cm2的剂量注入硼离子来进行。其次，在图83中示出的工序中，在半导体衬底1的主面上利用热氧化法形成了成为栅氧化膜3的氧化膜31后，在其上用CVD法形成例如掺杂多晶硅层41作为栅电极材料。再有，氧化膜31的厚度约为100埃，掺杂多晶硅层41的厚度约为2000埃，使用磷(P)作为该杂质，浓度约为5×1020/cm3。其次，在图84中示出的工序中，在掺杂多晶硅层41的上部形成抗蚀剂掩模R203，利用图形刻蚀形成栅电极4和栅氧化膜3。其次，在读出放大器部、本文档来自技高网...

【技术保护点】
一种在半导体衬底上至少具备１个晶体管的半导体器件，其特征在于：所述至少１个晶体管具备：在所述半导体衬底的表面内形成的第１导电型的半导体层；在所述半导体层内有选择地形成的第１导电型的沟道掺杂层；和在所述半导体层的上部的与所述沟 道掺杂层相对的位置上形成的控制电极，所述控制电极具有在多晶硅层的上部形成了硅化钨层的多晶硅硅化物结构，所述多晶硅层在其内部具有第２导电型的杂质，该杂质具有在所述硅化钨层一侧浓度较高而在其相对的一侧浓度较低的浓度分布。

【技术特征摘要】
JP 1997-5-2 114727/971.一种在半导体衬底上至少具备1个晶体管的半导体器件，其特征在于所述至少1个晶体管具备在所述半导体衬底的表面内形成的第1导电型的半导体层；在所述半导体层内有选择地形成的第1导电型的沟道掺杂层；和在所述半导体层的上部的与所述沟道掺杂层相对的位置上形成的控制电极，所述控制电极具有在多晶硅层的上部形成了硅化钨层的多晶硅硅化物结构，所述多晶硅层在其内部具有第2导电型的杂质，该杂质具有在所述硅化钨层一侧浓度较高而在其相对的一侧浓度较低的浓度分布。2.权利要求1所述的半导体器件，其特征在于所述至少1个晶体管具有至少2种晶体管，所述多晶硅硅化物结构是这样来构成的，在所述至少2种晶体管中，所述硅化钨层对于所述多晶硅层的厚度的比率不同。3.权利要求2所述的半导体器件，其特征在于所述至少2种晶体管具有第1～第3种晶体管，所述第1种晶体管具备在所述第1种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区；和在所述1对第1半导体区之间的所述第1种晶体管的所述半导体层的上部形成的第1栅氧化膜，所述第1种晶体管的所述沟道掺杂层在所述1对第1半导体区之间形成，所述第1种晶体管的所述控制电极具有在所述第1栅氧化膜上形成的第1多晶硅层；和在所述第1多晶硅层上形成的第1硅化钨层，所述第2种晶体管具备在所述第2种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区；和在所述1对第2半导体区之间的所述第2种晶体管的所述半导体层的上部形成的第2栅氧化膜，所述第2种晶体管的所述沟道掺杂层在所述1对第2半导体区之间形成，所述第2种晶体管的所述控制电极具有在所述第2栅氧化膜上形成的第2多晶硅层；和在所述第2多晶硅层上形成的第2硅化钨层，所述第3种晶体管具备在所述第3种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区；和在所述1对第3半导体区之间的所述第3种晶体管的所述半导体层的上部形成的第3栅氧化膜，所述第3种晶体管的所述沟道掺杂层在所述1对第3半导体区之间形成，所述第3种晶体管的所述控制电极具有在所述第3栅氧化膜上形成的第3多晶硅层；和在所述第3多晶硅层上形成的第3硅化钨层，所述第1～第3硅化钨层与所述第1～第3多晶硅层的厚度的比率各不相同，所述第1～第3栅氧化膜具有相同的厚度，所述第1～第3种晶体管的所述沟道掺杂层具有相同的杂质浓度。4.权利要求2所述的半导体器件，其特征在于所述至少2种晶体管具有第1～第3种晶体管，所述第1种晶体管具备在所述第1种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区；和在所述1对第1半导体区之间的所述第1种晶体管的所述半导体层的上部形成的第1栅氧化膜，所述第1种晶体管的所述沟道掺杂层在所述1对第1半导体区之间形成，所述第1种晶体管的所述控制电极具有；在所述第1栅氧化膜上形成的第1多晶硅层；和在所述第1多晶硅层上形成的第1硅化钨层，所述第2种晶体管具备在所述第2种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区；和在所述1对第2半导体区之间的所述第2种晶体管的所述半导体层的上部形成的第2栅氧化膜，所述第2种晶体管的所述沟道掺杂层在所述1对第2半导体区之间形成，所述第2种晶体管的所述控制电极具有在所述第2栅氧化膜上形成的第2多晶硅层；和在所述第2多晶硅层上形成的第2硅化钨层，所述第3种晶体管具备在所述第3种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区；在所述1对第3半导体区之间的所述第3种晶体管的所述半导体层的上部形成的第3栅氧化膜；在所述第3栅氧化膜上形成的浮栅电极；和在所述浮栅电极上形成的层间绝缘膜，所述第3种晶体管的所述沟道掺杂层在所述1对第3半导体区之间形成，所述第3种晶体管的所述控制电极具有在所述层间绝缘膜上形成的第3多晶硅层；和在所述第3多晶硅层上形成的第3硅化钨层，所述第1硅化钨层与所述第1多晶硅层的厚度的比率比其他的硅化钨层与多晶硅层的厚度的比率高，所述第1和第2栅氧化膜具有相同的第1厚度，所述第3栅氧化膜具有比所述第1厚度厚的第2厚度，所述第1～第3种晶体管的所述沟道掺杂层具有相同的杂质浓度。5.权利要求2所述的半导体器件，其特征在于所述至少2种晶体管具有第1～第3种晶体管，所述第1种晶体管具备在所述第1种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区；和在所述1对第1半导体区之间的所述第1种晶体管的所述半导体层的上部形成的第1栅氧化膜，所述第1种晶体管的所述沟道掺杂层在所述1对第1半导体区之间形成，所述第1种晶体管的所述控制电极具有在所述第1栅氧化膜上形成的第1多晶硅层；和在所述第1多晶硅层上形成的第1硅化钨层，所述第2种晶体管具备在所述第2种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区；和在所述1对第2半导体区之间的所述第2种晶体管的所述半导体层的上部形成的第2栅氧化膜，所述第2种晶体管的所述沟道掺杂层在所述1对第2半导体区之间形成，所述第2种晶体管的所述控制电极具有在所述第2栅氧化膜上形成的第2多晶硅层；和在所述第2多晶硅层上形成的第2硅化钨层，所述第3种晶体管具备在所述第3种晶体管的所述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区；和在所述1对第3半导体区之间的所述第3种晶体管的所述半导体层的上部形成的第3栅氧化膜，所述第3种晶体管的所述沟道掺杂层在所述1对第3半导体区之间形成，所述第3种晶体管的所述控制电极具有在所述第3栅氧化膜上形成的第3多晶硅层；和在所述第3多晶硅层上形成的第3硅化钨层，所述第3硅化钨层与所述第3多晶硅层的厚度的比率比其他的硅化钨层与多晶硅层的厚度的比率高，所述第1～第3栅氧化膜具有相同的厚度，所述第1和第3种晶体管的所述沟道掺杂层具有相同的杂质浓度。6.一种在半导体衬底上至少具备1个晶体管的半导体器...

【专利技术属性】
技术研发人员：上野修一，奥村喜纪，前田茂伸，前川繁登，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]