模块合成装置及模块合成方法制造方法及图纸

一种模块合成装置及方法，其功能电平处理部分是将数据通路图表变换成逻辑电路信息，逻辑电平处理部分是在逻辑电路信息２中特定元件。合成处理部分是根据按照元件特性推断部分求出的经延迟使参数升高的形状函数，合成数据通路的配置模块，同时，求经延迟使参数升高的配置模块的形状函数。由于使用经延迟使参数升高的元件的形状函数，能够将配置模块的形状高精度最优化，同时通过形状函数的生成，容易与前工序设计联合。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在互补金属氧化物半导体(CMOS)的大规模集成电路(LSI)等电路中，使用数据通路电路的合成配置模块的技术。作为以往的模块合成装置，设计规则是将参数增大的元件，在垂直方向合位，同时，在水平方向配合机能配置，对准各元件的引线配置的位置及进行上层配线。并且具有使元件的驱动能力在元件单位最优化机能。并且，包括多个可以替补配置模块内电路各功能元件的候补元件，具有自动地从其中选择最合适功能的元件的机能。可是，以往的模块合成装置具有以下问题。近年来，大规模集成电路的集成度和时钟频率日趋上升、予测到2003年大规模集成电路每平方厘米(1cm2)的面积，能容纳1800万个晶体管，时钟频率可达500MHz(SRC，“National Technology Roadmap forSemiconductor”，1997)。由这样的背景开始，我们在大规模集成电路的制造中迎接亚微米时代到来。但是，大规模集成电路的设计日益复杂化，由于延迟和耗电比栅电容更大依赖配线负载，为了使配线间隔达到0.1μm那样极微小的程度，在其设计的前工序(功能电平、电阻一晶体管逻辑电路(RTL)电平)评价大规模集成本文档来自技高网...

【技术保护点】
一种模块合成装置是合成数据通路电路的模块配置的模块合成装置，其特征在于包括：根据数据通路电路用逻辑电平所表现的逻辑电路信息，在所述数据通路电路中特定元件的逻辑电平处理部分；和对于提供给晶体管电平的电路构成的元件，求出经延迟使参数升高的形状函数的元件特性推断部分；和根据所述逻辑电平处理部分特定的各元件，分别设定晶体管电平的电路构成提供给所述元件特性推断部分；根据所述元件特性推断部分求出的，按照经延迟使参数升高的各元件的形状函数，合成配置模块的合成处理部分。

【技术特征摘要】
JP 1997-4-10 092173/971.一种模块合成装置是合成数据通路电路的模块配置的模块合成装置，其特征在于包括根据数据通路电路用逻辑电平所表现的逻辑电路信息，在所述数据通路电路中特定元件的逻辑电平处理部分；和对于提供给晶体管电平的电路构成的元件，求出经延迟使参数升高的形状函数的元件特性推断部分；和根据所述逻辑电平处理部分特定的各元件，分别设定晶体管电平的电路构成提供给所述元件特性推断部分；根据所述元件特性推断部分求出的，按照经延迟使参数升高的各元件的形状函数，合成配置模块的合成处理部分。2.根据权利要求1所述的模块合成装置，其特征在于，所述合成处理部分是给予合成配置模块，或是代替合成，经延迟使参数升高，求出配置模块的形状函数。3.根据权利要求1所述的模块合成装置，其特征在于，包括根据按各功能元件分配逻辑电路，将数据通路图表变换成逻辑电路信息的功能电平处理部分；所述逻辑电平处理部分是将用所述功能电平处理部分所变换的逻辑电路信息作为输入。4.根据权利要求1所述的模块合成装置，其特征在于所述逻辑电平处理部分包括表示所述逻辑电路信息的同时，示出的逻辑电路信息是表示将数据通路电路中的各元件的范围，按照由该模块合成装置的外部提供的指示修正的逻辑电路图表示修正部分。5.根据权利要求1所述的模块合成装置，其特征在于所述元件特性推断部分包括，按照元件的晶体管电平的电路构成，对该元件满足一个延迟要求，求出各晶体管的选通脉冲宽度的手段；和以串联连接的晶体管相互之间作为共有扩散区域使构成所述元件的晶体管集团化的手段；和关于各晶体管群，根据反复的形态变化，求出表示形状的形状函数，按照由该形状函数得到的各晶体管群的高度候补，求出元件高度候补的手段；和关于各元件高度候补，分别按照从晶体管面积和按预料配线长度的配线面积之和减去通过共有扩散的面积削减部分，在推断元件面积的同时，用该元件高度候补除去推断的元件面积，求出对应...

【专利技术属性】
技术研发人员：福井正博，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]