半导体器件的制造方法技术

一种在制造半导体器件中的选择刻蚀方法，其特征在于： －在同一半导体材料的晶体衬底（１）上沉积半导体材料的非晶形层（６）； －在非晶形层（６）上沉积至少一层介质层（７），以防止上述非晶形层（６）晶化；以及 －对得到的结构（８）制作布线图案，此后在预定区或区域（９）内刻蚀掉介质层（７）和非晶形半导体层（６）。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造半导体器件时使用的一种选择刻蚀方法，以及采用选择刻蚀法制造双极性晶体管的方法。
技术介绍
集成电路的设计和制造趋势趋向于各个器件逐渐小型化，而其性能逐渐增强。例如，双极性晶体管的尺寸在水平和垂直方向上逐渐缩小，以便增加组合密度和晶体管速度。同时制造精度越来越重要，不但对于各个生产阶段来说是这样，而且对于不同层之间的调整也是如此。在目前双极性高频晶体管的制造中通常采用一种自对准的基极-发射极结构(T.H.Ning等人，“自对准的npn双极性晶体管”，IEDM Techn.Dig.，第823-824页，1980)工艺，该工艺能够使晶体管元件制作得较小，当非本征基极与本征基极在发射极附近相连时，可使基极-收集极电容以及基极电阻降低。本专业技术人员熟知该方法的各种方案。美国专利5,266,504描述了一种制造自对准的双极性晶体管的方法，其中基极外延生长，发射极通过沉积非晶硅层后再接着沉积多晶硅层而形成，此后对该结构制作布线图案并刻蚀。然后通过SPE(固相外延生长)，使非晶硅层再结晶。该方法能够提供一种薄基极，以及清晰且好控制的发射极-基极接合。美国专利4,988,632提出了一种在衬底上沉积多晶硅层或非晶硅层，并在该层掺杂的方法。在上述硅层上沉积一层LTO(低温氧化物)或某些其它介质，此后对该结构制作布线图案和刻蚀，以提供一个基极电极和发射极开口。美国专利5,213,989提出了一种在衬底上沉积多晶硅层、非晶硅层或某些类似硅基层，并在该层掺杂的方法，此后在硅层上沉积一层介质，优选的是基于TEOS(基于四乙基原硅酸盐)的氧化物。然后用公知方法对该结构制作布线图案和刻蚀。美国专利4,988,632和5,213,989没有明确表明，当刻蚀出发射极开口时，硅层应当是非晶硅层。当有选择地从硅衬底上刻蚀掉多晶硅层时，会出现一些问题，这些问题包括停止刻蚀过程的困难，以致完全除去了多晶硅层，同时未太深地穿透衬底。多晶硅层沿不同的晶体方向以及在晶粒间界有不同的刻蚀速度，结果产生了刻蚀残余，所谓的柱状物，或刻蚀表面凹凸不平，所谓的刻面，以及刻蚀出的开口粗糙或边界模糊。当通过离子注入法对多晶层进行掺杂时，在晶粒间界或沿晶体方向有使掺杂剂沟流化的危险，这意味着不能控制掺杂的程度。特别是在制造具有自对准的基极-发射极结构的双极性晶体管中，当刻蚀出发射极开口时，最重要的是要克服上述问题，因为当衬底被刻蚀太深时，在本征基极和非本征基极之间，有串联电阻过高或电路断开的危险。当进行掺杂，以实现预定的掺杂型，n或p，以形成发射极时，还有形成所谓管状物，即形成该掺杂型横向穿过本征基极的沟流的危险，结果导致发射极漏电。通常这些管状物的形成是由于刻蚀残余，即所谓柱形物造成的。专利技术概述本专利技术的目的是提供一种解决上述问题的方法，由此生产出比采用至今为止已知方法生产出的半导体部件质量更高和/或性能更好和/或尺寸更小的半导体器件，尤其是双极性晶体管。为此，本专利技术的方法包括刻蚀非晶硅。这种硅没有晶体结构。使用这种非晶硅可消除许多刻蚀多晶硅遇到的问题和缺陷。本专利技术的方法包括在晶体硅衬底上沉积非晶硅层。根据本专利技术，在非晶硅层上沉积保护介质层，以防止非晶硅层晶化。优选地通过下列方法中的一种方法沉积介质层PECVD(等离子增强化学蒸汽沉积)、SACVD(亚大气压化学蒸汽沉积)、MBE(分子束外延生长)或借助于自旋涂敷工艺。优选地介质层包括PETEOS(等离子体增强的四乙基原硅酸盐)。对得到的结构制作布线图案，此后在预定区域刻蚀介质层和非晶硅层，例如进到干刻蚀。本专利技术的刻蚀方法提供了一种具有清晰边界和明显平滑刻蚀表面的没有柱形物或缺陷的结构。在非晶硅和晶体硅之间还可得到良好的刻蚀选择性。从而得到一种比已有半导体部件改进了性能的半导体部件。尤其是在制造具有自对准基极-发射极结构的双极性晶体管时，可采用上述刻蚀工艺，以能生产出尺寸很小(长度量级在亚微米范围)的半导体部件的方式刻蚀出发射极开口。本专利技术方法的优点包括当在晶体硅上刻蚀非晶硅时，有良好的刻蚀选择性，良好的CD控制(临界尺寸控制)，即良好地控制刻蚀开口的尺寸，以及在采用离子注入法的情况下，能避免掺杂剂沟流化的危险。附图的简要描述下面参照附图详细描述本专利技术的内容。附图说明图1-2是说明在硅表面上刻蚀硅层时，本专利技术两种方法步骤的断面图。图3-6是说明在制造双极性晶体管过程中，本专利技术四种方法步骤的断面图，该双极性晶体管具有与图2所示结构不同的自对准基极-发射极结构。优选实施例的描述图1中1表示硅衬底，其中硅可以是单晶硅、多晶硅或微晶硅，但优选的是单晶硅。尽管基片可以是均质的，但如图1所示，衬底1可以有各种限定的活性区域2-5，下文将要更详细地描述。在衬底1上存在的任何表面氧化物都可以通过简便地将衬底浸渍在HF浴或HF蒸汽中而被除去，该表面氧化物的厚度可以是几十埃。根据本专利技术，最好借助于CVD工艺(化学蒸汽淀积)，在550-560℃的温度下，在衬底1上沉积非晶硅层6，即所谓α-Si，其厚度为几百毫微米。非晶硅可以在另一温度下用另外的方法沉积，和/或借助于其它工艺如PECVD或溅射沉积。根据本专利技术，在非晶硅层6上沉积保护介质层7，用于防止非晶硅层6晶化。当在低于大约500℃的温度下以及在较短的时间内沉积介质层7时，可确保非晶硅层6不会晶化。在这方面最好采用所谓单片工艺，即一次处理一片的工艺，它能使沉积时间较短。这种工艺的例子是PECVD、SACVD、MBE和自旋涂敷工艺。尽管介质层7最好包含硅酸盐，但它可以包含例如氮化物或氧化物。所用的硅酸盐合适的是PETEOS，即用PECVD沉积的TEOS(四乙基原硅酸盐)。这能得到颗粒密度低和孔隙度低的高质量层，还能很好地控制层的厚度。介质层7的沉积厚度在几百毫微米的量级。优选的沉积温度在250-400℃的范围内。尽管未说明，在衬底上可沉积一层或多层附加介质层。参见图1，然后借助于传统的光刻工艺对该结构8制作布线图案，此后在刻蚀步骤中，在预定区间或区域9内，除去有可能存在的相互重叠的附加介质层(未示出)、介质层7和非晶硅层6。由此在区域9内，使衬底1的上面暴露出来。可借助于各项异性干刻蚀工艺刻蚀介质层7，例如借助于CHF3/O2等离子体或C2F6等离子体。根据本专利技术，最好用干刻蚀工艺刻蚀非晶硅层6，该工艺可以是各项异性的，例如HBr和/或Cl2等离子体。没有宏观晶体结构的非晶硅有很多缺陷，并且比多晶硅或单晶硅有更大的自由能。因此，可以在非晶硅和多晶硅或单晶硅之间实现有选择的刻蚀。采用单晶硅可得到最大的选择性。在这种情况下，有可能出现过度刻蚀，如完全刻蚀掉了非晶硅，同时未太深地穿透衬底。当刻蚀非晶硅时，沿晶粒间界或晶体表面会未出现不合需要的刻蚀，由此得到光滑刻蚀表面。当在底层单晶硅中出现刻蚀过度时，可得到光滑的表面，没有晶粒结构的复制或刻面，所谓的刻面晶粒或残余晶粒的重现，所谓的柱形物，如刻蚀多晶硅或微晶硅可能出现的情况那样。此外，在非晶硅中刻蚀出的开口比在多晶硅中刻蚀出的开口有更清晰的边缘和更光滑的侧壁。实现良好的CD控制，也就是很好地控制刻蚀开口的尺寸是非常重要的，尤其是在亚-μm范围内制造半导体器件时，当在非晶硅中进行刻蚀时，能够实现这种控制。在沉本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种在制造半导体器件中的选择刻蚀方法，其特征在于-在同一半导体材料的晶体衬底(1)上沉积半导体材料的非晶形层(6)；-在非晶形层(6)上沉积至少一层介质层(7)，以防止上述非晶形层(6)晶化；以及-对得到的结构(8)制作布线图案，此后在预定区或区域(9)内刻蚀掉介质层(7)和非晶形半导体层(6)。2.根据权利要求1所述的方法，其特征在于通过PECVD、SACVD、MBE工艺或自旋涂敷工艺沉积介质层(7)。3.根据权利要求1所述的方法，其特征在于由PETEOS形成介质层(7)。4.根据权利要求1-3中任一权利要求所述的方法，其特征在于借助于CVD工艺在衬底(1)上沉积非晶形层(6)。5.根据权利要求1-4中任一权利要求所述的方法，其特征在于在250-400℃的温度范围内沉积介质层(7)。6.根据权利要求1-5中任一权利要求所述的方法，其特征在于采用硅作半导体材料。7.一种制造具有自对准基极-发射极结构的双极性晶体管的方法，其特征在于-在晶体硅的衬底(1)上沉积一层非晶硅层(6)，该衬底具有第一导体型的上部区域(3-4)；-用掺杂剂在非晶硅层(6)上掺杂，以形成第二导体型；-用防止非晶硅层(6)晶化的方法，在非晶硅层(6)上沉积至少一层介质层(7)；-对得到的结构(8)制作布线图案，此后在预定区域内刻蚀掉介质层(7)和非晶硅层(6)，以限定一个发射极开口(9)；-在得到的结构上生长热氧化物(10)，使非晶硅层(6)转变成多晶硅层(6’)；-通过穿过...

【专利技术属性】
技术研发人员：H·诺斯特姆，
申请(专利权)人：艾利森电话股份有限公司，
类型：发明
国别省市：