使用局部选择氧化在绝缘体上形成的体硅和应变硅制造技术

一种形成单晶半导体层下掩埋氧化区的方法，包括形成氧化速率与具有较快氧化速率的下层不同的外延层和通过掩模内的开口氧化这些层的步骤。可以形成多个氧化物隔离的ＦＥＴ。本发明专利技术减少了源／漏寄生电容和短沟道效应，同时通过选择性氧化半导体层隔离ＦＥＴ并消除了ＦＥＴ的浮体效应。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在绝缘体上或与之邻接形成体或应变的Si/SiGe层区域，特别涉及局部选择氧化SiGe形成用于器件应用的半导体区下的绝缘区，器件的应用例如互补金属氧化物半导体(CMOS)场效应晶体管(FET)、调制掺杂场效应晶体管(MODFET)、动态随机存取存储器(DRAM)、混合的DRAM和CMOS、静态随机存取存储器(SRAM)、BiCMOS、rf等。在硅半导体技术中，获得绝缘衬底的唯一方式是借助绝缘体上的硅(SOI)、蓝宝石上硅(SOS)、或者腐蚀或重新粘接以获得SOI。在CMOS和高速FET中使用绝缘衬底的主要优点是减少了寄生结电容和短沟道效应，由此增加了器件的速度性能。所有以上方法的一个主要问题是绝缘体覆盖了整个晶片，因此覆盖了包括下面的欧姆接触和FET沟道的整个器件区。整个晶片上的掩埋氧化物导致公知的‘浮体’问题，因为半导体衬底相对于沟道浮动。该问题负面地影响了阈值电压控制和电路工作。以上解决方案的另一问题是它们比常规的体硅衬底昂贵得多。此外，没有简单的方式获得具有较高电子和空穴传输特性的绝缘体上的应变硅。根据本专利技术，在单晶半导体层的区域下形成掩埋氧化区的方法包括以下步骤选择单晶硅衬底，在具有第一氧化速率的衬底上表面上形成不变或渐变的SiGe的第一外延层。该层可以是应变的或弛豫(relaxed)的SiGe或晶格匹配的SiGeC。然后在具有小于第一氧化速率的第二氧化速率的第一层上形成含硅的第二外延层，在第二层上形成掩模，构图掩模以在掩模内形成开口，通过掩模开口氧化第二层和第一层，由此形成具有代替部分或所有第二层下的第一层的部分的氧化区。本专利技术还提供形成FET，它的沟道位于第一层剩余部分之上的第二层内。当结合附图研究本专利技术下面的详细说明时，本专利技术的这些和其它特点、目的和优点将变得显而易见。附图说明图1和2为示出实施本专利技术步骤的叠层结构的剖面图。图3为示出本专利技术的一个实施例氧化步骤后沿图2的线3-3截取的剖面图。图4为在不同的温度和环境硅的氧化速率与硼浓度的曲线图。图5为图3示出的实施例的所制备样品的TEM；以及图6为本专利技术第二实施例的截面图，示出多个FET。图7为去除氧化步骤期间形成的氧化物的附加步骤的层结构截面图。图8为示出氧化的附加步骤的剖面图。参考图1，显示的叠层结构12的截面图示出了初始工艺步骤。首先，选择单晶半导体衬底14，可以为Si、SiGe等。接下来，在衬底14的上表面15上形成不变或渐变的Si1-xGex或(Si1-xGex)aC1-a的外延层16。为说明生长含硅膜的UHV-CVD方法，参考B.S.Meyerson的US专利No.5,298,452，于1994年3月29日发表，题目为“Method and Apparatusfor Low Temperature,Low Pressure Chemical Vapor Deposition ofEpitaxial Silicon Layers”，在这里引入做参考。外延层16具有的Ge的X含量在0.15到0.25范围内。外延层16具有在特定温度和环境的热氧化第一速率。环境可以包括氧气、水蒸气和/或HCl。即使在层14和16具有不同的晶格常数的位置，也需要外延生长不变或渐变组分的外延层16，并选择具有第一热氧化速率。将外延层16的厚度调节到低于或高于临界厚度以分别提供应变的或弛豫的层。为了说明SiGe的弛豫层的形成，参考F.K.LeGoues和B.S.Meyerson的US专利No.5,659,187，于1997年8月19日发表，题目为“Low Defect Density/Arbitrary Lattice ConstantHeteroepitaxial Layers”，在这里引入做参考。接下来Si或Si1-YGeY的外延层20形成在外延层16的上表面17上。外延层20具有不变或渐变的Ge含量Y，其中Y小于X，并且可以为零。选择层20的组分以便层20具有小于层16的氧化速率的第二氧化速率，并具有需要的电特性。接下来，将掩模24形成在层20的上表面21上。掩模24可以是氮化硅或如慢氧化或抗氧化材料的其它材料或已为氧化物的材料的覆盖层。氮化硅为优选材料，因为相对于氧化物即二氧化硅可以被选择性地除去。构图掩模24形成如图2所示的开口26。开口26可以沿路径或图形延伸以形成图2所示的掩模图形29或多个掩模图形30。掩模图形30可以形成为矩形、方形和/或圆形。通过开口26的图形也可以形成其它形状。掩模图形30可以为尺寸为1μm×1μm以下的多个矩形和/或方形。可以选择掩模图形和尺寸以便接纳完全由氧化物环绕的Si或SiGe的单独区域上的一个器件，SiGe的剩余部分或没有任何部分与衬底14接触。接下来，叠层结构12放置在氧化环境中，在某温度下通过开口26氧化外延层16和20，因此氧化了掩模图形30的周边。根据SiGe中Ge的三维组分的分布，层16和20中硼的三维掺杂的分布和氧化时间，形成氧化物33和34如图3所示，中止层16’或延伸穿过层16’并终止在衬底14内。氧化环境可以为水蒸气、氧气和/或盐酸中的湿热氧化，温度范围从700℃～950℃，优选在700℃到800℃的范围。例如在750℃,Si的氧化速率在0.5～1nm/min的范围。具有7％Ge的SiGe氧化速率约3.5nm/min。具有16％Ge的SiGe氧化速率约5.2nm/min。具有53.5％Ge的SiGe氧化速率约44nm/min。具有76.6％Ge的SiGe氧化速率约66nm/min。有关SiGe的氧化速率与温度的函数关系以及用于快速热干和湿氧化(RTO)的组分的函数关系的更多数据，可以参考U.Konig和J.Hersener的出版物，题目为“Needs of Low Thermal Budget Processing in SiGe Technology”，Solid State Phenomena，卷47-48(1996)17-32页，由瑞士的ScitecPublications出版。图3为通过图2所示的开口26氧化掩模29的边缘周围的外延层16和20后沿图2的线3-3的剖面图。如图3所示，除了掩模图形29以下，外延层20完全由氧化区33和34消耗。开口26下的外延层16几乎或全部消耗，并在层20’下层16内横向延伸。形成的氧化物为SirGesO2，其中r和s为0到2范围内的值，取决于层16内Ge含量与厚度的函数关系和氧化条件。氧化物33和34在层16内层20’下延伸，其中层16’的氧化速率大于层20’的氧化速率，层20’的氧化速率由SiGe中Ge的渐变和硼的掺杂分布(如果存在的话)控制。可以掺杂硼达到1021原子/cc以增强SiGe的氧化。锗的量提供了氧化速率的相应增加。硼的量提供了如图4所示的氧化速率的相应增加。在图4中，纵坐标代表氧化速率(埃/min)，横坐标代表硼浓度(cm-3)。曲线41显示出在700℃氧气中1个大气压力下硅氧化速率与硼浓度的函数关系。曲线42显示出在600℃氧气和水蒸气中10个大气压力也称做高压氧化(HIPOX)下硅氧化速率与硼浓度的函数关系。曲线43显示出在700℃氧气和水蒸气中10个大气压力下硅氧化速率与硼浓度的函数关系。HIP本文档来自技高网...

【技术保护点】
一种在单晶半导体层的区域下形成掩埋氧化区的方法，包括步骤： 选择单晶硅衬底， 在所述衬底的上表面上形成选自Ｓｉ↓［１－ｘ］Ｇｅ↓［ｘ］和（Ｓｉ↓［（１－ｘ）］Ｇｅ↓［ｘ］）↓［ａ］Ｃ↓［１－ａ］构成的组的第一外延层，所述第一层具有第一氧化速率， 在所述第一层上形成含硅的第二外延层，所述第二层具有小于所述第一氧化速率的第二氧化速率， 在所述第二层上形成掩模， 构图所述掩模以在所述掩模内形成开口，以及 通过所述掩模开口氧化所述第二层和所述第一层，由此在所述第一和第二层内形成氧化区，且所述氧化区的部分代替了所述第二层下的那部分所述第一层。

【技术特征摘要】
US 1997-10-16 9518271．一种在单晶半导体层的区域下形成掩埋氧化区的方法，包括步骤选择单晶硅衬底，在所述衬底的上表面上形成选自Si1-xGex和(Si(1-x)Gex)aC1-a构成的组的第一外延层，所述第一层具有第一氧化速率，在所述第一层上形成含硅的第二外延层，所述第二层具有小于所述第一氧化速率的第二氧化速率，在所述第二层上形成掩模，构图所述掩模以在所述掩模内形成开口，以及通过所述掩模开口氧化所述第二层和所述第一层，由此在所述第一和第二层内形成氧化区，且所述氧化区的部分代替了所述第二层下的那部分所述第一层。2．根据权利要求1的方法，特征在于所述氧化步骤继续一段时间形成所述氧化区，且所述氧化区的所述部分在所述第二层下延伸预定距离。3．根据权利要求2的方法，特征在于还包括使两个掩模开口分开以在由预定距离隔开的所述第二层下提供所述氧化区的两个各自部分的步骤。4．根据权利要求1的方法，特征在于所述开口中的一个沿路径延伸形成掩模图形。5．根据权利要求4的方法，特征在于所述掩模图形选自由矩形、方形和圆形组成的组中。6．根据权利要求1的方法，特征在于所述开口形成分别对应于有源MOS器件尺寸的所述掩模以外的多个矩形。7．根据权利要求6的方法，特征在于所述掩模以外的所述多个矩形为1μm×1μm以下。8．根据权利要求6的方法，特征在于所述氧化步骤继续一段时间以在所述未氧化的第一外延层的所述矩形的中心内留下有限的面积。9．根据权利要求8的方法，特征在于还包括在所述第二层内形成源和漏区以限定出所述第一外延层的所述有限面积上两者之间的沟道以避免FET的浮体效应的步骤。10．根据权利要求9的方法，特征在于还包括在所述沟道上形成栅介质和栅电极以便形成FET的步骤。11．根据权利要求8的方法，特征在于还包括在所述氧化区上所述源和漏区内形成欧姆接触离子注入由此减少寄生结电容的步骤。12．根据权利要求1的方法，特征在于所述氧化步骤包括在700℃到800℃温度范围内的湿热氧化。13．根据权利要求1的方法，特征在于所述氧化步骤包括在650℃到800℃温度范围内的高压氧化(HIPOX)。14．根据权利要求1的方法，特征在于还包括除去由所述氧化步骤形成的部分所述氧化物的步骤。15．根据权利要求14的方法，特征在于还包括基本上除去全部由所述氧化步骤形成的所述氧化物的步骤。16．根据权利要求14的方法，特征在于还包括所述除去步骤后继续所述氧化步骤的步骤。17．根据权利要求16的方法，特征在于还包括重复多次所述除去和氧化步骤的步骤。18．根据权利要求1的方法，特征在于所述形成掩模的步骤包括形成氮化硅层的步骤。19．根据权利要求1的方法，特征在于形成所述第一外延层的所述步骤包括形成渐变组分的层。20．根据权利要求19的方法，特征在于形成所述第一外延层的所述步骤包括形成具有晶格参数大于所述第二层的晶格参数的上表面的层，以提供所述第二层内的抗拉应变。21．...

【专利技术属性】
技术研发人员：杰克奥恩楚，哈里德泽尔丁伊斯梅尔，基姆杨李，约翰阿尔布里奇特奥特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]