用来降低全局图形密度效应的栅层填充方法技术

本发明专利技术提供了用模拟填充图形来智能填充栅层以产生目标图形密度的方法。同时提供确定栅层上的栅区的栅布局与确定半导体衬底上的有源扩散区的扩散区布局。对于栅布局，确定图形密度。然后确定不被栅区和扩散区占据的区域。此外，在一组预定的填充图形中提供图形密度范围。各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关。在预定的填充图形组中，选择一个预先填充图形来产生目标图形密度。然后，借助于将由选择的预定填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中，来填充栅层。在这样做的过程中，当与栅布局的图形密度组合时，目标图形密度被提供在栅层中。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术的背景专利
本专利技术一般涉及到集成电路设计领域。更确切地说，本专利技术涉及到半导体衬底上的栅层填充。相关技术的描述在半导体工艺中，模拟填充图形已经被用于扩散掩模和金属掩模中来防止化学机械抛光(CMP)凹弯效应并使器件之间的图形密度变化的效应减为最小。例如，在常规浅沟槽隔离工艺中，N+和P+扩散岛被氧化物填充的沟槽隔离。浅沟槽的制作涉及到将硅沟槽图形腐蚀进入硅沟槽，并随后用厚的氧化物层填充沟槽。然后用诸如CMP、抗蚀剂回腐蚀、或氧化物回腐蚀之类的工艺对氧化物层进行整平。在这些情况下，抛光速率或腐蚀速率是图形密度的函数，图形密度被定义为被扩散图形占据的面积百分比。为了确保整个晶片或衬底上氧化物的均匀清除，理想情况下的图形密度应该在整个面积上保持比较一致。为了得到比较均匀的图形密度，常常用模拟扩散图形来填充半导体衬底上的“空白区域”即场区。在用模拟填充图形填充空白区域之后，半导体衬底上的电路区(例如密集的扩散图形)和场区将具有比较相似的图形密度。应该指出的是，此处也称为填充图形扩散区的模拟填充图形，不被用来制作有源半导体器件。而是被用来产生更为均匀或恒定的扩散图形密度。模拟填充图形在本
中是众所周知的，例如在题为“获得低电容扩散图形填充的方法”的美国专利No.5923947中，和题为“改进互连平整性的模拟填充图形”的美国专利No.5854125中，有所描述。此处将这些专利公开列为参考。在常规应用中，模拟填充图形常常被用于半导体衬底上的空白区域，致使通常得到大约50％的全局图形密度而不管原来的电路密度如何。不幸的是，虽然这种安排对于扩散和金属掩模工作的相当好，但由于终点信号以及多晶硅对氧化物的腐蚀选择性变坏，一般对于栅掩模是不可接受的。例如，附图说明图1A的曲线示出了多晶硅腐蚀等离子体在520nm下的发光强度与腐蚀时间的函数关系。在此曲线中，被用来推测晶片抛光的终点的终点信号的强度被示为表现出明显地依赖于多晶硅图形密度而变化。特别是，图形稀疏的多晶硅层102的终点明显地不同于图形密集的多晶硅层104的终点。另一方面，图1B的曲线示出了多晶硅对氧化物的选择性110明显地随数字化百分比的变化，此数字化百分比是被光刻胶覆盖的多晶硅表面的百分比。这一变化导致具有更多光刻胶的图形的选择性更低。如所示，当数字化百分比从0增加到50％时，多晶硅对氧化物的选择性基本上降完了。尽管常规栅掩模中的填充图形有这些缺点，但由于它们倾向于减小诸如电学临界尺寸(CD)、有效沟道长度Leff之类的多晶硅线宽度或临界尺寸，故还是经常被用于栅掩模。这些变化通常来自于器件之间全局图形密度的变化。例如，图1C的曲线示出了改变栅图形密度对示例性n沟道晶体管的电学临界尺寸112和有效沟道长度114的影响。此曲线的图形密度范围包括了常规制造工艺所用的典型设计参数范围。如所示，n沟道晶体管的电学临界尺寸和有效沟道长度Leff明显地依赖于栅层处的全局图形密度。特别是，可归咎于图形密度的总变化显示出对电学临界尺寸约为25％，而对Leff约为10％。如本
熟练人员能够理解的那样，在半导体工艺中，特别是在亚微米工艺中，这种明显的变化一般是不可取的。在集成电路制造过程中，精确地控制多晶硅线的临界尺寸和腐蚀选择性是至关重要的，因为它们影响到晶体管的电学特性。对于制造专用集成电路(ASIC)，精确地控制这些参数是特别关键的，因为ASIC通常表现出晶体管密度和布局的大的变化。于是，所需要的是一种用来确定并填充栅层，以便得到特定的目标图形密度，从而减小临界尺寸变化，同时又将终点信号和多晶硅对氧化物的选择性的变坏减为最小的方法。专利技术的概述广义地说，借助于提供用模拟填充图形来智能填充多晶硅栅层以产生特定的目标图形密度的方法，本专利技术满足了这些需要。应该承认的是，本专利技术能够以包括工艺、装置、系统、器件、计算机可读媒质中的程序指令、或方法的各种各样的方式来实现。下面描述本专利技术的几个创造性实施方案。在一个实施方案中，本专利技术提供了一种用模拟填充图形来智能填充栅层以产生目标图形密度的方法。同时提供确定栅层上的栅区的栅布局与确定半导体衬底上的有源扩散区的扩散区布局。对于栅布局，确定图形密度。然后确定不被栅区和扩散区占据的区域。此外，在一组预定的填充图形中提供图形密度范围。各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关。在预定的填充图形组中，选择一个预先填充图形来产生目标图形密度。然后，借助于将由选择的预定的填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中，来填充栅层。在这样做的过程中，当与栅布局的图形密度组合时，目标图形密度被提供在栅层中。在另一个实施方案中，本专利技术提供了一种用来确认模拟填充在栅层中的位置以产生目标图形密度的自动方法。此方法包括(a)提供一种栅布局和扩散区布局，多晶硅栅布局确定栅区，而扩散区布局确定半导体衬底上的扩散区；(b)确定半导体衬底上的栅掩模的图形密度；(c)产生由栅区和扩散区组成的组合联合区；(d)将组合联合区反转，以确认未被栅区和扩散区占据的区域；(e)提供一组与图形密度范围相关的预定的填充图形，各个预定的填充图形具有多个模拟填充图形并与图形密度范围内的一个图形密度相关；(f)通过预定的填充图形逐步逼近并选择一个预定的填充图形，用来产生目标图形密度；以及(g)将选定的预定的填充图形的模拟填充图形置于确认的未被栅区和扩散区占据的区域中，其中，被放置的模拟填充图形在与栅区组合时，产生栅层中的目标图形密度。在又一个实施方案中，公开了一种方法，用来将栅层从扩散填充图形填充到目标填充图形密度。此扩散填充图形确定半导体衬底上的模拟填充图形。在此方法中，提供了确定半导体衬底上的栅区的栅布局。然后，模拟填充图形区域和栅区被组合，以产生组合的联合区。此外，确定组合联合区的图形密度。根据确定的图形密度，修改扩散填充图形的尺寸，以产生待要填充以产生目标填充图形密度的被修改了尺寸的扩散填充图形区域。然后，被修改了尺寸的扩散填充图形区域被填充，以便在与栅区组合时，提供栅层中的目标填充图形密度，从而明显地降低全局图形密度效应。本专利技术有利地智能填充栅层，以提供相同的总图形密度。借助于把特定的全局图形密度作为目标，本专利技术的智能填充方法减小了诸如电学临界尺寸和有效沟道宽度之类的临界尺寸的变化。此外，填充到目标图形密度的栅层，用来将终点信号和例如多晶硅对氧化物的腐蚀选择性的变坏以及来自对栅氧化物更大的冲击的微沟槽减为最小。从结合附图以举例的方法说明本专利技术原理的下列详细描述中，本专利技术的其它情况和优点将变得明显。附图的简要说明利用结合附图的下列详细描述，将容易理解本专利技术，其中相似的参考号表示相似的结构元件。图1A的曲线示出了多晶硅腐蚀等离子体在520nm下的发光与腐蚀时间之间的关系。图1B的曲线示出了多晶硅对氧化物的选择性随数字化百分比的明显变化，此数字化百分比是被光刻胶覆盖的多晶硅表面的百分比。图1C的曲线示出了改变栅图形密度对示例性n沟道晶体管的电学临界尺寸和有效沟道长度的影响。图2示出了根据本专利技术一个实施方案，用模拟填充图形来填充多晶硅栅层以产生目标图形密度的示例性方法的流程图。图3A-3E示出了根据本专利技术一个实施方案，用模拟填本文档来自技高网...

【技术保护点】
一种用模拟填充图形来智能填充栅层以产生目标图形密度的方法，它包含： 提供栅布局和扩散区布局，栅布局确定栅层上的栅区，而扩散区布局确定半导体衬底上的有源扩散区； 确定半导体衬底上的栅布局的图形密度； 确定不被栅区和扩散区占据的区域； 在一组预定的填充图形中提供图形密度范围，各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关；以及 从预定的填充图形组中，选择一个预定的填充图形来产生目标图形密度；以及 借助于将由选择的预定填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中来填充栅层，以便在与栅布局的图形密度组合时提供栅层中的目标图形密度。

【技术特征摘要】
US 1999-12-10 09/4669881.一种用模拟填充图形来智能填充栅层以产生目标图形密度的方法，它包含提供栅布局和扩散区布局，栅布局确定栅层上的栅区，而扩散区布局确定半导体衬底上的有源扩散区；确定半导体衬底上的栅布局的图形密度；确定不被栅区和扩散区占据的区域；在一组预定的填充图形中提供图形密度范围，各个预定的填充图形具有多个模拟填充图形，并与所提供的图形范围内的图形密度相关；以及从预定的填充图形组中，选择一个预定的填充图形来产生目标图形密度；以及借助于将由选择的预定填充图形组成的模拟填充图形置于未被栅区和扩散区占据的区域中来填充栅层，以便在与栅布局的图形密度组合时提供栅层中的目标图形密度。2.权利要求1所述的方法，其中的栅层由选自多晶硅、非晶硅、硅化物、和金属的材料组成。3.权利要求1所述的方法，其中的栅层是多晶硅栅层，而栅布局是多晶硅栅布局。4.权利要求1所述的方法，还包含借助于组合被选定的预定填充图形和栅布局以提供栅层中的目标图形密度而产生栅层布局。5.权利要求1所述的方法，其中确定不被栅区和扩散区占据的区域的操作包含产生由栅布局的栅区和扩散区以及扩散区布局组成的组合联合；以及将组合联合反转，以便产生不被栅区和扩散区占据的区域。6.权利要求5所述的方法，其中表示不被栅区和扩散区占据的区域的联合的反转，被缩小预定的量，以便提供缓冲区来确保被选定的预定填充图形的模拟填充图形不接触到栅区和扩散区。7.权利要求6所述的方法，其中的预定量在0.2-50μm之间。8.权利要求5所述的方法，其中借助于通过预定填充图形组进行逼近，并确定在与栅布局的图形密度组合时产生的相关图形密度，而选择预定的填充图形。9.权利要求1所述的方法，其中预定填充图形提供5-50％的图形密度范围。10.权利要求1所述的方法，其中只是当栅布局的图形密度低于20％时，栅层才被填充到目标图形密度。11.一种用来确认模拟填充在栅层中的位置以产生目标图形密度的自动方法，它包含提供一种栅布局和扩散区布局，栅布局确定栅区，而扩散区布局确定半导体衬底上的扩散区；确定半导体衬底上的栅布局的图形密度；产生由栅区和扩散区组成的组合联合区；将组合联合区反转，以确认未被栅区和扩散区占据的区域；提供一组与图形密度范围相关的预定的填充图形，各个预定的填充图形具有多个模拟填充图形并与图形密度范围内的一个图形密度相关；通过预定的填充图形组逐步逼近并选择一个预定的填充图形，用来产生目标图形密度；以及将选定的预定填充图形的模拟填充图形置于被确认的未被栅区和扩散区占据的区域中，其中，被放置的模拟填充图形在与栅区组合时，产生栅层中的目标图形密度。12.权利要求11所述的方法，其中的栅层由选自多晶硅、非晶硅、...

【专利技术属性】
技术研发人员：CT加布里尔，TD郑，S波斯拉，小HL苏尔，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]