低衬底损耗电感制造技术

一种电感元件，其包含： 一衬底； 多个条状掺杂区，以ｐ型、ｎ型交替的方式形成于该衬底内； 一绝缘层，形成于该衬底的上方；以及 一金属线圈，形成于该绝缘层上； 其中该绝缘层隔离该金属线圈及该多个条状掺杂区，且该多个条状掺杂区的排列方式是与该金属线圈成正交。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种电感，尤其涉及一种半导体集成电路技术所制造的低衬底损耗电感。
技术介绍
无源元件，如电感或变压器，被广泛应用在微波(microwave)或高频无线通讯电路中。由于半导体集成电路制造技术的进步，以及小体积、低成本、高集成度的系统应用需求下，无源元件逐渐被集成到单一芯片中。在芯片中，电感元件通常设计在高阻抗或几乎无能量损耗的绝缘衬底上，如砷化镓(gallium arsenide，GaAs)，以得到高品质因数及高自振频率的电感元件，但由于此类衬底的成本太高，大部分还是使用低阻抗的硅衬底(阻抗约在0.01-10ohm-cm等级)，以降低芯片成本。请参考图1、图2及图3，图1为现有硅衬底电感13的示意图，图2为图1硅衬底电感13沿切线2-2的剖面图，图3为图1硅衬底电感13的等效电路的示意图，其中Ls及Rs分别是电感14的电感值及电阻值，Cox为电感14与衬底10间的寄生电容，而Csub及Rsub则是衬底10所造成的寄生电容及电阻。如图1及图2所示，电感14利用一金属导线以螺旋环绕的方式形成，电感14与衬底10之间有一绝缘层12用来隔离电感14与衬底10，一般使用二氧化硅(SiO2)作为绝缘层12的材料。电感14包含两个端点，电流由一端流入，而从另一端流出，若电感14上的电流以顺时针方向流动时，会产生一磁场穿透衬底10，衬底10上便会产生一逆时针的感应(image)电流18，或称做涡流(eddy current)，感应电流18将导致能量损耗。请参考图4、图5及图6，图4为耗尽区防护层电感结构21的示意图，图5为图4电感结构21沿切线5-5的剖面图，图6为图4电感结构21的等效电路的示意图，为了说明的简洁，图中相同的元件使用相同的附图标记。由于感应电流18造成能量损耗，在图4至图6的现有技术中，在电感14与衬底10之间使用多晶硅或金属来形成一图案型接地(patterned GroundShield，PGS)防护层16，如图4及图5所示。由于图案型接地防护层16的条状导线间有沟槽分隔，而且其排列方式与电感14上的电流方向成正交，可以防止电感14的磁场所造成的感应电流18，减少衬底10上的能量损耗，以提高电感14的品质因数。然而使用图案型接地防护层16虽然可防止电感14的磁场所造成的感应电流18，但同时也因电感14与防护层16之间的距离缩短，而加大电感14的寄生电容，使得电感14的自振频率降低，减少了电感14的频率应用范围。由于Cox变大，图案型接地防护层的电感结构的寄生电容值大于现有硅衬底电感结构，而电感14的自振频率和寄生电容值及电感值的乘积根方成反比，寄生电容值及电感值的乘积值越大，则电感14的自振频率越小。由上述可知，使用现有硅衬底所设计的电感结构13，由于电感14的磁场在衬底10上产生感应电流18，造成能量损耗，导致电感14的品质因数降低。而使用多晶硅或金属层来设计图案型接地防护层16虽然可防止电感14的磁场所造成的感应电流18，但同时也因电感14与防护层16之间的距离缩短，而加大电感14的寄生电容，使得电感14的自振频率降低，减少了电感14的频率应用范围。
技术实现思路
因此本专利技术的主要目的是提供一种半导体集成电路技术所制造的低衬底损耗电感，以解决上述问题。本专利技术提供一种电感，其包含一衬底，多个p型掺杂区及多个n型掺杂区，以交替的方式形成于该衬底内，一绝缘层，形成于该衬底的上方，以及一金属线圈，形成于该绝缘层上。其中该绝缘层会隔离该金属线圈及该多个p型、n型掺杂区，且该多个p型、n型掺杂区的排列方式与该金属线圈成正交。附图说明图1为现有硅衬底电感结构的示意图；图2为图1硅衬底电感结构沿切线2-2的剖面图；图3为图1电感结构的等效电路的示意图；图4为图案型接地防护层的电感结构的示意图； 图5为图4电感结构沿切线5-5的剖面图；图6为图4电感结构的等效电路的示意图；图7为本专利技术低衬底损耗电感结构的示意图；图8为图7电感结构沿切线8-8的剖面图；图9为图7电感结构的等效电路的示意图；图10为本专利技术另一低衬底损耗电感结构的示意图；以及图11为图10电感结构沿切线11-11的剖面图。附图中的附图标记说明如下10 衬底 12 绝缘层13 现有硅衬底电感结构 14 电感16 多晶硅图案型接地防护层 18 感应电流20 n+掺杂区 21 图案型接地防护层电感22 p+掺杂区 24 内环隔离保护圈26 外环隔离保护圈 28 X形金属线30 耗尽区 31 低衬底损耗电感结构32 n型阱 33 低衬底损耗电感第二结构34 耗尽区具体实施方式请参考图7及图8，图7为本专利技术低衬底损耗电感结构31的示意图，图8为图7电感结构31沿切线8-8的剖面图。本专利技术低衬底损耗电感结构31是在一p型衬底10表层，使用高浓度的n型及p型两种掺杂剂所形成的一n+掺杂区20及一p+掺杂区22，其中n+掺杂区20中含有多个n+条状导线，而p+掺杂区22中亦含有多个p+条状导线。n+掺杂区20及p+掺杂区22中的条状导线以相互交替的方式作排列，也就是每二个n+条状导线之间有一p+条状导线，而每二个p+条状导线之间亦有一n+条状导线，并且在n+条状导线及p+条状导线之间有一沟槽将其分隔。于n+掺杂区20及p+掺杂区22的上方有一绝缘层12将其与一金属线圈所形成的电感14隔离。在本实施例中，电感14可为一平衡-不平衡变压器(balanced-unbalancedtransformer，BALLN)的任一次级侧的金属线圈。如图7所示，使用高浓度的n型及p型两种掺杂剂所形成的一n+掺杂区20及一p+掺杂区22来实现图案型接地防护层，n+掺杂区20及p+掺杂区22中的条状导线以p型n型穿插的方式排列，而条状导线的排列方向与电感14上电流的流动方向成正交，因为当电感14上流有电流时，会产生一磁场穿透衬底10，衬底10上便会产生一反方向流动的感应电流，该感应电流将导致能量损耗，而n+掺杂区20及p+掺杂区22中的条状导线便是用来阻断电感14的磁场在衬底10上所产生的感应电流。由于现有使用多晶硅或金属层来实现图案型接地防护层16，会导致电感14下方的寄生电容值增加，而降低电感14的自振频率。在本专利技术的电感结构中，n+掺杂区20与p型衬底10的pn结间会产生一耗尽区(depletionregion)30，为了控制耗尽区30的深度，在n+掺杂区20及p+掺杂区22之间加上一反偏电压，如图8所示，也就是n+掺杂区20连接一高电压，p+掺杂区22连接一低电压，通常该低电压为接地，利用该反偏电压可以控制衬底10中的pn结间的耗尽区30的深度。由于pn结的耗尽区30含有一耗尽区电容，该耗尽区电容串联于衬底与电感间的寄生电容，使整体的等效电容降低。此外，在图7中，图案型接地防护层外围另含有二个环状隔离保护圈(guard ring)，其中内环圈24的掺杂剂与n+掺杂区20相同，并且连接到该高电压，而外环圈26的掺杂剂则与p+掺杂区22相同，并且接到该低电压。将p+掺杂区22及外环圈26连接至该低电压的方法如图中X形金属线28所示，而图7的各个网状格25即为金属线28连接至p+掺杂区22及外环圈26的接点。请参本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电感元件，其包含一衬底；多个条状掺杂区，以p型、n型交替的方式形成于该衬底内；一绝缘层，形成于该衬底的上方；以及一金属线圈，形成于该绝缘层上；其中该绝缘层隔离该金属线圈及该多个条状掺杂区，且该多个条状掺杂区的排列方式是与该金属线圈成正交。2.如权利要求1所述的电感元件，其中该多个条状掺杂区形成一图案型接地防护层。3.如权利要求2所述的电感元件，其中该多个p型条状掺杂区连接至一低电压，该多个n型条状掺杂区连接至一高电压，用来增加p-n结的耗尽区。4.如权利要求3所述的电感元件，其另包含一内环圈掺杂区，其是一n型掺杂区，设于该图案型接地防护层的外围，并连接于该高电压，以及一外环圈掺杂区，其是一p型掺杂区，设...

【专利技术属性】
技术研发人员：游永杰，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：