使用垂直沟道晶体管的半导体存储器件制造技术

本发明专利技术提供一种半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个ＰＮ结。根据本发明专利技术另一个方面，该ＳＲＡＭ器件具有多个ＳＲＡＭ单元，其中至少一个是垂直ＳＲＡＭ单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于０度的角穿过该基片的表面。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及具有至少一个垂直SRAM单元的SRAM器件，该垂直SRAM单元中包括垂直晶体管以减小存储单元尺寸。特别地，本专利技术涉及一种具有至少一个垂直SRAM单元的SRAM器件，该垂直SRAM单元包括至少四个垂直晶体管。
技术介绍
美国专利No.5576238涉及一种包括四个晶体管和两个电阻(4T/2R)的一种SRAM单元，其速度慢并且消耗较大能量。在其图7中所示的该实施例具有形成在电阻上方的两个晶体管，该电阻形成在基片上的两个普通晶体管之上。其中没有垂直晶体管在任何其它垂直晶体管之上。美国专利No.5341327试图通过在六晶体管(6T)SRAM单元中都采用薄膜晶体管(“TFT”)而减小单元尺寸问题，该SRAM单元的电路图在其图36中示出。如其图5中所示，提供一对传输晶体管Q3和一对驱动晶体管Q1，它们由n型TFT所构成。一对p型负载晶体管Q5形成在中间绝缘层的表面上。该TFT 6T SRAM单元比4T/2R SRAM单元更小，但是仍然较慢。美国专利No.5198683进一步在6晶体管(6T)SRAM单元中提供一对具有垂直沟道的负载TFT以及其它四个不同晶体管。但是，该垂直负载TFT位于与其它四个普通TFT相同的层面中，使得垂直负载TFT的源极和漏极不可避免地被水平弯曲。这样，该结构的尺寸减小效果相对地受到其单层结构所限制。美国专利No.6309930具有相同的问题。如其图4中所示，第四晶体管的漏极和源极4S/D1、4S/D2的未端被水平弯曲。为了一个与减小单元尺寸完全不同的目的，即减小一个布线层，日本专利No.09-232447采用一种用于一个TFT的垂直沟道结构，从而在其图7D中在垂直TFT的栅极与另一个普通晶体管之间共用该基片作为一个布线层。顺便提及，垂直源极和垂直漏极被提供用于与垂直沟道相结合地工作。该参考标号仅仅采用在相同层中的一对垂直TFT作为负载晶体管与其它4个普通晶体管一同形成SRAM单元。一个整体6T SRAM单元具有在例如单晶硅这样的整体半导体基片上形成的6个晶体管。一个6T整体SRAM单元比4T/2R SRAM单元或者6TFT SRAM单元的速度更快。它通常用CMOS(互补金属氧化物)技术来制作，其中4个晶体管为n沟道器件，而剩余的两个晶体管为p沟道器件。该6T结构提供几个优点，包括以低功率电平和高速度工作。但是，由于整体晶体管在基片中相互接近并且基本上在相同的平面上，因此利用形成在整体基片中的晶体管6T SRAM单元占据较大面积。结果，难以高密度地制作该常规的整体6T SRAM。美国专利No.6204518B1通过把一对负载晶体管Q3和Q4叠放在一对驱动晶体管Q1和Q2以及一对传输晶体管Q5和Q6上方而减小该整体6T SRAM单元的尺寸。该结构的各个电路图和截面示图在其图1中示出。美国专利No.6271542B1和2001/0028059A1采用相同的方法。专利PCT/JP99/02505公开要包含在一个触发非易失性6T SRAM单元中的一对PLED器件，如其图1中所示。如其图3中的PLED器件的截面示图所示，绝缘层708、709和710被提供在源极701和漏极700之间，以把泄漏电流减小为基本上为0。该PLED器件仅仅被设计为该6T SRAM单元的一个外部器件。美国专利No.6229161针对另一种SRAM单元，其中包括与NMOS晶体管(仅仅两个元件1T/1R)相连接的负微分电阻(“NDR”)器件，使得它占据比6T SRAM单元更小的空间。在图6中，具有薄的垂直PNPN结构的该NDR器件与垂直设置的NMOS相连接。由于该NMOS晶体管的源极和漏极之一在该基片上形成，因此它水平弯曲。当前，需要进一步减小低功率SRAM单元的尺寸使其比现有结构更小，从而能够适应更加小型的移动电话、PDA和其它移动设备的需求。
技术实现思路
本专利技术的一个目的是在SRAM中提供小的和低功率的SRAM单元。本专利技术的另一个目的是提供用于移动电话的64M或128M位的超低功率SRAM，以及高密度高速缓存SRAM。根据本专利技术的一个方面，该半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。根据本专利技术的一个更加具体的方面，第五和第六晶体管的栅极连接到字线，以及第五和第六晶体管的每个源极-漏极路径连接到该位线。另外，第五晶体管的栅极连接到第六晶体管的漏极，第六晶体管的栅极连接到第五晶体管的漏极，以及第五和第六晶体管的每一个具有与第一和第二晶体管相同的导电类型。否则，第五晶体管的栅极连接到第六晶体管的漏极，第六晶体管的栅极连接到第五晶体管的漏极，以及第五和第六晶体管的每一个具有与第一和第二晶体管不同的导电类型。根据本专利技术的一个更加具体的方面，第一和第二晶体管的栅极形成在第一层面上，以及第三和第四晶体管的栅极形成在第二层面上。另外，第一晶体管的栅极形成在第一层面上，第二晶体管的栅极形成在第二层面上，第三晶体管的栅极形成在第三层面上，以及第四晶体管的栅极形成在第四层面上。根据本专利技术一个更加具体的方面，形成第一晶体管的沟道的一个柱被围绕该柱的柱面的栅极所覆盖，它们之间具有一个绝缘层。第五和第六晶体管的沟道垂直地形成在该基片上，其中该基片由单晶硅所制成。根据本专利技术另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。根据本专利技术一个更加具体的方面，该角度为90。根据本专利技术的一个更加具体的方面，该垂直SRAM单元进一步包括一对电阻、一对水平晶体管或者另外一对垂直晶体管。根据本专利技术的一个更加具体的方面，该对水平晶体管或该对另外的垂直晶体管作为一对传输、驱动或负载MOS晶体管，并且该负载晶体管是PMOS晶体管，而传输和驱动晶体管是NMOS晶体管。根据本专利技术的一个更加具体的方面，四个垂直晶体管被分为在不同水平面上的两组，以及该垂直SRAM单元进一步包括该对电阻或该对另外的垂直晶体管，每一对被设置在这两个水平面之一上，或者在这两个水平面之上、之下或之间。另外，该位于不同水平面上的晶体管或电阻器被选择性地通过与对齐线相平行的至少一条垂直互连线相互连接。根据本专利技术的一个更加具体的方面，该垂直互连线与平行于该基片表面的水平互连线、水平Vcc横梁(beam)和水平Vss横梁中的至少一个交叉连接。根据本专利技术的一个更加具体的方面，该垂直互连线穿过垂直晶体管的至少一个栅极，该垂直晶体管的第一维度和第二维度与基片表面相平行，以及第三维度与该对齐线相平行。另外，该垂直互连线穿过至少两个栅极。根据本专利技术的一个更加具体的方面，上述至少一个垂直互连线包括分别与两个垂直晶体管相连接的两个垂直互连线，从而在它们之间形成一个单位SRAM单元，其在与基片表面相平行的截面上的形状为对角或平行四边形形状。根据本专利技术的一个更加具体的方面，该垂直SRAM单元进一步包括至少本文档来自技高网...

【技术保护点】
一种半导体存储器件包括：多条字线；多条位线；以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管，其中每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。

【技术特征摘要】
US 2002-1-22 10/051,1881.一种半导体存储器件包括多条字线；多条位线；以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管，其中每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。2.根据权利要求1所述的存储器件，其中每个形成所述第五和第六晶体管的源极和漏极的半导体区域形成在所述基片上的一个PN结。3.根据权利要求2所述的存储器件，其中所述第五和第六晶体管的栅极连接到所述字线，以及其中所述第五和第六晶体管的每个源极-漏极路径连接到所述位线。4.根据权利要求2所述的存储器件，其中所述第五晶体管的栅极连接到所述第六晶体管的漏极，其中所述第六晶体管的栅极连接到所述第五晶体管的漏极，以及所述第五和第六晶体管的每一个具有与所述第一和第二晶体管相同的导电类型。5.根据权利要求2所述的半导体存储器件，其中所述第五晶体管的栅极连接到所述第六晶体管的漏极，其中所述第六晶体管的栅极连接到所述第五晶体管的漏极，以及其中所述第五和第六晶体管的每一个具有与所述第一和第二晶体管不同的导电类型。6.根据权利要求1所述的半导体存储器件，其中该第一和第二晶体管的栅极形成在第一层面上，以及其中该第三和第四晶体管的栅极形成在第二层面上。7.根据权利要求1所述的半导体存储器件，其中该第一晶体管的栅极形成在第一层面上，其中该第二晶体管的栅极形成在第二层面上，其中该第三晶体管的栅极形成在第三层面上，以及其中该第四晶体管的栅极形成在第四层面上。8.根据权利要求1所述的半导体存储器件，形成第一晶体管的沟道的一个柱被围绕该柱的柱面的栅极所覆盖，它们之间具有一个绝缘层。9.根据权利要求1所述的半导体存储器件，其中所述第五和第六晶体管的沟道垂直地形成在该基片上，其中所述基片由单晶硅所制成。10.一种SRAM器件，其具有多个SRAM单元，至少一个单元是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，其中每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。11.根据权利要求10所述的SRAM器件，其中该角度...

【专利技术属性】
技术研发人员：高浦则克，松冈秀行，竹村理一郎，奥山幸祐，茂庭昌弘，西田彰男，舟山幸太，关口知纪，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]