可在电源电压相异的两个系统中使用的半导体装置制造方法及图纸

ＤＲＡＭ的时钟信号缓冲器（１０）包括：由第一内部电源电压（ＶＤＤＰ＝２．５Ｖ）驱动的、判定用于ＴＴＬ系统接口时（ＭＬＶ＝２．５Ｖ时）的输入时钟信号（ＣＬＫ）的电平的第一“与非”门（１２），以及由第二内部电源电压（ＶＤＤＰ＝１．８Ｖ）驱动的、判定在用于１．８Ｖ系统接口时（ＭＬＶ＝０Ｖ时）的输入时钟信号（ＣＬＫ）的电平的第二“与非”门（１３）。因此，可以在第一与第二“与非”门（１２、１３）中各自将四个ＭＯＳ晶体管（２１～２４）的尺寸设定于最佳值。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体装置，具体涉及在电源电压相异的两个系统中使用的半导体装置。TTL接口中，如图27所示，外部电源电压VDD与输出用电源电压VDDQ均为3.3V，输入信号VIH为2.0V以上，输入信号VIL为0.8V以下。另一方面，1.8V系统接口中，外部电源电压VDD为2.5V，输出用电源电压VDDQ为1.8V，输入信号VIH为1.44V以上，输入信号VIL为0.36V以下。传统的DRAM中，由外部电源电压VDD(3.3V或2.5V)产生内部电源电压VDDP(2.5V)，通过以该内部电源电压VDDP作为驱动电压的初始输入倒相器来判定输入信号的逻辑电平。图28是表示传统DRAM的时钟缓冲器200的结构的电路方框图。如图28所示，时钟缓冲器200中有由内部电源电压VDDP驱动的倒相器201、202与脉冲发生电路203。倒相器201具有预定的阈值电压VTH(例如1.25V)，时钟信号CLK的电平高于VTH时输出L电平的信号，时钟信号CLK的电平比VTH低时输出H电平的信号。倒相器201的输出信号，经倒相器202反相后供给脉冲发生电路203。脉冲发生电路203，响应倒相器202的输出信号的脉冲前沿在预定时间将信号ZCLKF设于L电平。DRAM跟内部时钟信号ZCLKF同步地动作。图29是表示传统的DRAM输入缓冲器205的结构的电路方框图。如图29所示，输入缓冲器205中，有通过内部电源电压VDDP驱动的倒相器206、207与延迟电路208。倒相器206在地址信号A0的电平比阈值电压VTH高时输出L电平的信号，在地址信号A0的电平比阈值电位VTH低时输出H电平的信号。倒相器206的输出信号，经倒相器207反相后供给延迟电路208。延迟电路208产生使倒相器207的输出信号在预定时间延迟的内部地址信号A0′。内部地址信号A0′供给DRAM的内部电路。图30是表示传统的DRAM的输入保护电路211的结构的电路方框图。如图30所示，输入保护电路211设在外部引线210与输入缓冲器205之间，包含二极管212、213与电阻元件214。二极管212连接在节点N212与外部电源电位VDD的导线之间，二极管213连接在接地电位GND的导线与节点N212之间。节点N212在连接外部引线210的同时，经由电阻元件214连接输入缓冲器205的输入节点N205。设二极管212、213的各阈值电压为Vth，节点N212的电位高于VDD+Vth时二极管212导通，节点N212的电位低于-Vth时二极管213导通。因此，即使在外部引线210处被加上浪涌电压的情况下，节点N212的电位被限制在-Vth～VDD+Vth的范围内，从而保护DRAM的内部电路不受浪涌电压的影响。图31是表示传统的DRAM的输出缓冲器220的结构的电路图。如图31所示，输出缓冲器220包含P沟道MOS晶体管221、222与N沟道MOS晶体管223、224。MOS晶体管221与223和MOS晶体管222与224，分别串联连接在输出用电源电位VDDQ的导线与接地电位GND的导线之间。MOS晶体管221、223的栅极接受内部数据信号RDH，P沟道MOS晶体管222的栅极接受MOS晶体管221、223之间的节点处出现的信号ZOH，N沟道MOS晶体管224的栅极接受内部数据信号OL。外部数据信号Q从MOS晶体管222、224之间的节点N222输出。内部数据信号RDH与OL分别为L电平与H电平时，MOS晶体管221、224导通，同时MOS晶体管222、223截止，外部数据信号Q被设于L电平。如内部数据信号RDH与OL分别为H电平与L电平，MOS晶体管222、223导通，同时MOS晶体管221、224截止，外部数据信号Q被设于H电平。然而，传统的DRAM存在以下的问题。也就是图28所示的时钟缓冲器200中，用内部电源电压VDDP＝2.5V驱动的一个倒相器201进行TTL系统接口上的时钟信号CLK的电平判定和1.8V系统接口上的时钟信号CLK的电平判定，因此，很难将倒相器201所含的晶体管的尺寸设定到最佳值，时钟信号CLK的电平判定的可靠性降低，且倒相器201中的通过电流增加。倒相器201中的通过电流，在时钟信号CLK的幅值电压成为比倒相器201的电源电压VDDP小的1.8V系统接口的场合，变得特别大。这跟图29中的输入缓冲器205的相同。并且，为了在某种通信信息设备中实现低功耗，备用状态时电源电压VDD被设于0V。图30的输入保护电路211中，电源电压VDD被设于0V，外部引线210被供给H电平时，电流从外部引线210经由二极管212流入电源电位VDD的导线，这会给整个系统带来不良影响。并且，图31的输出缓冲器220中，如设定将P沟道MOS晶体管222的电流驱动力用于TTL系统接口(VDDQ＝3.3V)，采用1.8V系统接口(VDDQ＝1.8V)时P沟道MOS晶体管222的电流驱动力将不足。相反地，如设定将P沟道MOS晶体管222的电流驱动力用于1.8V系统接口，则采用TTL系统接口时，P沟道MOS晶体管222的电流驱动力将过大。
技术实现思路
为此，本专利技术的主要目的在于，提供可在电源电压相异的两个系统中使用的半导体装置。本专利技术的半导体装置有两种方式即第一方式和第二方式；在第一方式中，半导体装置由第一电源电压驱动，接受具有比第一电源电压更低的幅值电压的第一信号；在第二方式中，半导体装置由比第一电源电压低的第二电源电压驱动，接受具有比第二电源电压更低的幅值电压的第二信号。该半导体装置中设有第一逻辑电路，第二逻辑电路及内部电路。第一逻辑电路在第一方式时被激活，由和第二电源电压相同电平的第一内部电源电压驱动，检测第一信号的电平是否比第一阈值电压高，并输出对应于检测结果的电平信号；第二逻辑电路在第二方式时被激活，由比第一内部电源电压低的第二内部电源电压驱动，检测第二信号的电平是否高于第二阈值电压，并输出对应于检测结果的电平信号；内部电路响应第一与第二逻辑电路的输出信号，执行预定的动作。因此，由于分别设置判定第一方式时输入信号的电平的第一逻辑电路和判定第二方式时输入信号的电平的第二逻辑电路，第一与第二逻辑电路中可容易地将各自的晶体管尺寸设定在最佳值上。因此，可以准确地判定输入信号的电平，且可将第一与第二逻辑电路中的通过电流抑制得很小。并且，本专利技术的另一半导体装置有接受第一输出用电源电压的第一方式，以及接受比第一输出用电源电压低的第二输出用电源电压的第二方式。该半导体装置中设有，执行预定动作的内部电路，以及通过第一与第二输出用电源电压驱动的、将由内部电路产生的信号向外部输出的输出电路。输出电路包括其第一电极接受第一与第二输出用电源电压的、其第二电极与输出节点连接的第一P型晶体管，第一方式时输出接地电压、第二方式时输出预先确定的负电压的电压供给电路，以及其一个电极与第一P型晶体管的栅电极连接的、其另一电极接受电压供给电路的输出电压的、按照内部电路产生的信号成为导通/截止状态的开关元件。因此，第一方式时给第一P型晶体管的栅电极加接地电压，第二方式时给第一P型晶体管的栅电极加负电压，如此，在第一与第二方式中可各自将第一P型晶体管的电流驱动力设定在最佳值上。图2是表示附图说明图1所示的本文档来自技高网...

【技术保护点】
一种具有由第一电源电压驱动并接受具有比所述第一电源电压低的幅值电压的第一信号的第一方式，以及由比第一电源电压低的第二电源电压驱动并接受具有比所述第二电源电压低的幅值电压的第二信号的第二方式的半导体装置，其中设有：在所述第一方式时被激活的 、由和所述第二电源电压相同电平的第一内部电源电压驱动的、检测所述第一信号的电平是否高于第一阈值电压并输出具有与检测结果相应的电平的信号的第一逻辑电路；在所述第二方式时被激活的、由比所述第一内部电源电压低的第二内部电源电压驱动的、检测所述 第二信号的电平是否高于第二阈值电压并输出具有与检测结果相应的电平的信号的第二逻辑电路；以及响应所述第一与第二逻辑电路的输出信号，执行预定动作的内部电路。

【技术特征摘要】
JP 2002-5-17 143317/021.一种具有由第一电源电压驱动并接受具有比所述第一电源电压低的幅值电压的第一信号的第一方式，以及由比第一电源电压低的第二电源电压驱动并接受具有比所述第二电源电压低的幅值电压的第二信号的第二方式的半导体装置，其中设有在所述第一方式时被激活的、由和所述第二电源电压相同电平的第一内部电源电压驱动的、检测所述第一信号的电平是否高于第一阈值电压并输出具有与检测结果相应的电平的信号的第一逻辑电路；在所述第二方式时被激活的、由比所述第一内部电源电压低的第二内部电源电压驱动的、检测所述第二信号的电平是否高于第二阈值电压并输出具有与检测结果相应的电平的信号的第二逻辑电路；以及响应所述第一与第二逻辑电路的输出信号，执行预定动作的内部电路。2.如权利要求1所述的半导体装置，其特征在于设有由所述第二内部电源电压驱动，接受所述第一与第二逻辑电路的输出信号，在所述第一方式时将所述第一逻辑电路的输出信号供给所述内部电路，在所述第二方式时将所述第二逻辑电路的输出信号供给所述内部电路的第三逻辑电路。3.如权利要求1所述的半导体装置，其特征在于还设有将所述第二逻辑电路的输出信号的幅值电压变换成所述第一内部电源电压的幅值变换电路，以及由所述第一内部电源驱动，接受所述第一逻辑电路与所述幅值变换电路的输出信号，在所述第一方式时将所述第一逻辑电路的输出信号供给所述内部电路，在所述第二方式时将所述幅值变换电路的输出信号供给所述内部电路的第三逻辑电路。4.如权利要求3所述的半导体装置，其特征在于还设有具有第一延迟时间的、在所述第一方式时使所述第三逻辑电路的输出信号延迟并供给所述内部电路的第一延迟电路，以及具有比所述第一延迟时间短了所述幅值变换电路的延迟时间的第二延迟时间的、在所述第二方式时将所述第三逻辑电路的输出信号延迟并供给所述内部电路的第二延迟电路。5.如权利要求1所述的半导体装置，其特征在于还设有产生所述第一内部电源电压的第一电压发生电路，以及产生所述第二内部电源电压的第二电压发生电路。6.如权利要求1所述的半导体装置，其特征在于所述半导体装置在所述第一方式时接受第一输出用电源电压，在所述第二方式时接受比所述第二电源电压低的第二输出用电源电压；所述半导体装置还设有，产生所述第一内部电源电压的电压发生电路，以及由所述第一与第二输出用电源电压驱动的、将所述内部电路产生的信号向外部输出的输出电路；所述第二输出用电源电压也作为所述第二内部电源电压使用。7.如权利要求2所述的半导体装置，其特征在于还设有在所述第一与第二方式时产生所述第一内部电源电压的第一电压发生电路，在所述第二方式时产生所述第二内部电源电压的第二电压发生电路，以及连接在所述第一与第二电压发生电路的输出节点之间的、在所述第一方式时导通的开关元件；所述第三逻辑电路在所述第一方式时由所述第一内部电源电压驱动。8.如权利要求1所述的半导体装置，其特征在于所述半导体装置还接受输出用电源电压；所述半导体装置还设有接受所述第一与第二信号的外部端子，包含连接在所述外部端子与所述输出用电源电压的导线之间的二极管元件和连接在...

【专利技术属性】
技术研发人员：市口哲一郎，长泽勉，山内忠昭，田增成，诹访真人，松本淳子，冈本武郎，米谷英树，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]