半导体器件和半导体器件的制造方法技术

一种半导体器件，其特征在于，具备： 第１导电体，被设置在半导体衬底的内部或半导体衬底的表面上； 绝缘层，被设置在上述半导体衬底的表面上或第１导电体的表面上； 接触孔，贯通上述绝缘层并到达上述第１导电体； 第２导电体，被充填在上述接触孔的内部，与上述第１导电体导电性地连接；以及 布线，以通过在上述绝缘层的表面区域中设置有上述接触孔的接点区的方式延伸，而且在上述接点区内至少一方的侧边与上述第２导电体相接。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
迄今为止，在DRAM或NAND型的半导体存储器(例如，NAND型闪速存储器)中使用了双金属镶嵌法作为形成接触孔和布线的方法。图7(A)和图7(B)分别是放大了使用现有的双金属镶嵌法形成的DRAM制品和NAND制品的位线布线的一部分的平面图。在图7(A)和图7(B)中示出的虚线椭圆C表示形成有单元部接触孔的接点区C。一般来说，如图7(A)中所示，DRAM的接点区C彼此不相邻，而是与其它的布线相邻。另一方面，如图7(B)中所示，NAND制品的存储单元部的接点区C彼此相邻。如图7(A)和图7(B)中所示，接点区C向相邻的布线或相邻的其它接点区C的方向上较大地突出。由此，由于接点区C中的布线间距离减小，故布线相互间短路的危险性较高。由于在NAND制品中接点区C相互间彼此相邻，故特别是在接点区C中布线相互间短路的危险性较高。图8是沿图7(A)中示出的半导体器件的X-X线的剖面图。在硅衬底10的表面区域中设置了元件隔离部20和掺杂硅区30。在硅衬底10的表面上形成了氮化硅膜40和氧化硅膜50。在氮化硅膜40和氧化硅膜50中设置了接触孔60，在接触孔60中充填了掺杂多晶硅70。再者，在掺杂多晶硅70上和在氧化硅膜50中形成了由2种金属层80、90构成的布线2。如图8中所示，按照现有的半导体器件，接点区C内的布线2的宽度L1比接触孔60的直径R大。其结果，接点区C中的布线间距离S减小了。之所以宽度L1比接触孔60的直径R大的原因在于现有的半导体器件的制造方法。因此，其次叙述现有的半导体器件的制造方法。图9(A)至图10(E)是按工艺顺序示出了现有的半导体器件的制造方法的流程图。在图9(A)中，在硅衬底10上已形成了槽式电容器、杂质扩散层、栅布线层(都未图示)和元件隔离部20。在硅衬底10的表面上淀积氮化硅膜40和氧化硅膜50作为层间绝缘膜，进而进行了平坦化。其次，在图9(B)中，利用光刻技术和干式刻蚀法刻蚀氧化硅膜50和氮化硅膜40。由此，形成DRAM的单元部中的位线的接触孔60。其次，在图9(C)中，为了除去接触孔60的底部的自然氧化膜而进行氢氟酸处理。将此时的氢氟酸处理定为第1氢氟酸处理。其次，在图9(D)中，利用LP-CVD法淀积掺了N型杂质的掺杂多晶硅70，利用干式刻蚀法除去氧化硅膜50上的多晶硅70和处于接触孔60内的多晶硅70的一部分。其次，在图9(E)中，利用光刻技术和干式刻蚀法形成外围电路部的接触孔61。在图10(A)中，涂敷光刻工序中的防止反射用的涂敷膜91，在图10(B)中，利用光刻技术和干式刻蚀法刻蚀涂敷膜91和氧化硅膜50。由此，形成位线的布线槽92。在图10(C)中，除去抗蚀剂膜93和涂敷膜91。其次，在图10(D)中，为了除去处于硅衬底10的露出部分和掺杂多晶硅70的表面上的自然氧化膜而进行氢氟酸处理。将此时的氢氟酸处理定为第2氢氟酸处理。其次，在图10(E)中，利用溅射法淀积钛94，在N2气氛中进行热处理。由此，在外围电路部的接触孔61的孔的底部和单元部的掺杂多晶硅70的表面上形成硅化钛。对接触孔61的孔的底部和掺杂多晶硅70的表面以外的剩下的钛94进行氮化。其后，淀积钨，通过利用CMP法除去氧化硅膜50的表面上的氮化钛和钨，形成具有图8中示出的结构的半导体器件。如图9(C)中所示，根据这样的现有的制造方法，接触孔60的直径因第1氢氟酸处理而被扩大了。此外，如图10(D)中所示，处于掺杂多晶硅70的上方的接触孔60的直径因第2氢氟酸处理而被扩大了。由于该第2氢氟酸处理的缘故，布线2的宽度L1比接触孔60的直径R大。其结果，如图7(A)中所示，存储单元部的位线的布线间距离S减小了。作为解决该问题的对策，可考虑从起初开始减小接触孔60的直径(参照图9(B))或位线布线的宽度(参照图10(B))的做法。但是，为了减小存储单元部的面积，用在光刻法中能形成的最小尺寸的设计规则来设计DRAM制品中单元部的位线布线的间距。因而，再减小抗蚀剂空间尺寸是困难的。此外，在减小形成接触孔60时的抗蚀剂的开口图形的直径这一点上也存在光刻法的能力的上限。再者，即使能减小形成接触孔60时的抗蚀剂的开口图形的直径，作为结果，也涉及使接触电阻上升的问题。这些问题即使对于具有与DRAM制品类似的结构的其它的制品(例如，图9(B)中示出的NAND制品)来说也是同样的。
技术实现思路
因此，本专利技术的目的是提供接点区中的相邻的布线间距离比以往宽的、能避免布线相互间的不希望有的短路的半导体器件及其制造方法。按照本专利技术的实施例的半导体器件具备第1导电体，被设置在半导体衬底的内部或半导体衬底的表面上；绝缘层，被设置在上述半导体衬底的表面上或第1导电体的表面上；接触孔，贯通上述绝缘层并到达上述第1导电体；第2导电体，被充填在上述接触孔的内部，与上述第1导电体导电性地连接；以及布线，以通过在上述绝缘层的表面区域中设置有上述接触孔的接点区的方式延伸，而且在上述接点区内至少一方的侧边与上述第2导电体相接。较为理想的是，在上述接点区内，上述布线的两侧边与上述第2导电体相接。较为理想的是，上述接触孔的直径比上述布线的两侧边间的距离宽。较为理想的是，在上述接点区的外部的上述绝缘层的表面区域中，上述布线的两侧边与上述绝缘层相接。可如下述那样来构成在上述绝缘层的表面区域中多条上述布线大致平行地延伸，上述接点区在上述绝缘层的表面区域中并在与上述布线延伸的方向大致正交的方向上与其它的接点区相邻。也可如下述那样来构成在上述绝缘层的表面区域中多条上述布线大致平行地延伸，上述接点区在上述绝缘层的表面区域中并在与上述布线延伸的方向大致正交的方向上与通过该接点区的上述布线以外的布线相邻。较为理想的是，上述第2导电体由掺杂多晶硅构成，上述绝缘层由氧化硅材料构成，上述布线由金属材料构成。按照本专利技术的半导体器件的制造方法具备在半导体衬底的内部或半导体衬底的表面上形成第1导电体的步骤；在上述半导体衬底的表面上或第1导电体的表面上形成绝缘层的步骤；通过刻蚀上述绝缘层来形成到达上述第1导电体的接触孔的步骤；在上述接触孔内淀积第2导电体的步骤；布线槽形成步骤，该布线槽是通过在上述绝缘层的表面区域中设置有上述接触孔的接点区的布线槽，在上述接点区内并在上述第2导电体内形成该布线槽；以及在上述布线槽中充填第3导电体的第3导电体充填步骤。较为理想的是，在上述第3导电体充填步骤之前还具备将上述布线槽的内壁中由上述接点区的内部的上述第2导电体构成的侧壁和由上述接点区的外部的上述绝缘层构成的侧壁暴露于刻蚀液中的步骤。较为理想的是，上述第2导电体由掺杂多晶硅构成，上述绝缘层由氧化硅材料构成，上述布线由金属材料构成。按照本专利技术的半导体器件，接点区中的相邻的布线间距离比以往宽，能避免布线相互间的不希望有的短路。此外，按照本专利技术的半导体器件的制造方法，可制造接点区中的相邻的布线间距离比以往宽的、避免了布线相互间的不希望有的短路的半导体器件。附图说明图1是部分地放大了按照本专利技术的实施例的半导体器件的平面图。图2是沿图1(A)中示出的半导体器件100的Y-Y线的剖面图。图3是按工艺顺序示出了半导体器件100的制造方法的流程图。图4是继续图3的按工艺顺序示出了半导体器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，具备第1导电体，被设置在半导体衬底的内部或半导体衬底的表面上；绝缘层，被设置在上述半导体衬底的表面上或第1导电体的表面上；接触孔，贯通上述绝缘层并到达上述第1导电体；第2导电体，被充填在上述接触孔的内部，与上述第1导电体导电性地连接；以及布线，以通过在上述绝缘层的表面区域中设置有上述接触孔的接点区的方式延伸，而且在上述接点区内至少一方的侧边与上述第2导电体相接。2.如权利要求1中所述的半导体器件，其特征在于在上述接点区内，上述布线的两侧边与上述第2导电体相接。3.如权利要求1中所述的半导体器件，其特征在于上述接触孔的直径比上述布线的两侧边间的距离宽。4.如权利要求1中所述的半导体器件，其特征在于在上述接点区的外部的上述绝缘层的表面区域中，上述布线的两侧边与上述绝缘层相接。5.如权利要求1中所述的半导体器件，其特征在于在上述绝缘层的表面区域中多条上述布线大致平行地延伸，上述接点区在上述绝缘层的表面区域中并在与上述布线延伸的方向大致正交的方向上与其它的接点区相邻。6.如权利要求1中所述的半导体器件，其特征在于在上述绝缘层的表面区域中多条上述布线大致平行地延伸，上述接点区在上述绝缘层的表面区域...

【专利技术属性】
技术研发人员：岡嶋睦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：