【技术实现步骤摘要】
本专利技术涉及一种，特别是，关于缓和有效工作区最外周的槽底部电场集中，抑制耐压恶化的。
技术介绍
图12中，以槽式构造的N沟道型功率-MOSFET为例表示现有的半导体器件。N+型硅半导体衬底21上边设置由N-型外延层构成的漏区22，其表面上设置P型沟道层24。沟道层24是在整个有效工作区范围形成同样深度，在有效工作区外的沟道层24周围端部，设置用于确保耐压的P+型区24a。贯通沟道层24，设置到达漏区22的槽27，用栅氧化膜31使槽27内壁被膜，并设置由填充槽27内的多晶硅构成的栅电极33。在邻接槽27的沟道层24表面形成N+层源区35，在相邻2个单元的源区35间的沟道层24表面设置P+型体接触区34。进而，沟道层24上从源区35沿着槽27形成沟道区(图未示出)。栅电极33上用层间绝缘膜36覆盖，并设置与源区35和体接触区34接触的源极37。参照图13到图18，以槽式构造的N沟道型-MOSFET为例表示现有半导体器件的制造方法。图13中，N+型硅半导体衬底21上层叠N-型外延层并形成漏区22。给有效工作区外预定的沟道层24周围端部注入和扩散高浓度P型杂质，形成...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，其特征是包括衬底表面上设置杂质区；在该杂质区的周端部设置的高浓度杂质区；贯通所述杂质区的多个槽式构造的第1晶体管；以及在所述第1晶体管外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。2.一种半导体器件，其特征是包括半导体衬底表面上设置第1杂质区；在所述第1杂质区的周端部设置的高浓度杂质区；贯通所述第1杂质区的槽；覆盖至少所述槽内的绝缘膜；埋入所述槽内的半导体材料；排列有多个由与所述槽邻接设置的第2杂质区构成的第1晶体管单元的有效工作区；以及在所述有效工作区的最外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。3.一种半导体器件，其特征是包括在将变成漏区的一导电型半导体衬底表面上设置的相反导电型杂质区的沟道层；在所述沟道层周端部设置的高浓度杂质区；贯通所述沟道层的槽；覆盖至少所述槽内的绝缘膜；由埋入所述槽内的半导体材料构成的电极；在所述沟道层表面配置多个由与所述槽邻接设置的一导电型的源区构成的第1晶体管单元的有效工作区；以及在所述有效工作区的最外周并与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。4.按照权利要求1到3任一项所述的半导体器件，其特征是所述第2晶体管与所述高浓度杂质区的间隔距离，是在所述第1晶体管彼此的间隔距离以下。5.按照权利要求1到3任一项所述的半导体器件，其特征是所述第2晶体管设置为浅于所述高浓度杂质区的深度。6.按照权利要求1到3任一项所述的半导体器件，其特征是构成所述第2晶体管的所述槽的开口宽度，宽于构成所述第1晶体管的所述槽的开口宽度。7.按照权利要求1到3任一项所述的半导体器件，其特征是在所述第1晶体管的外周而且在所述第1晶体管的内周，设置浅于该第2晶体管，...
【专利技术属性】
技术研发人员：秋庭隆史，及川慎，岩田昌之，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：
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