半导体工艺与集成电路制造技术

本发明专利技术涉及一种ＩＣ制造方法，该方法包括如下步骤：提供一基材（１０，４１）；在该基材（１０）上形成一双极晶体管的有源区（４１）及一ＭＯＳ器件的有源区（４１）；在一水平平面内，围绕该有源区形成隔离区（８１）；在ＭＯＳ器件有源区上形成一ＭＯＳ栅极区（１１１，１１２）；在ＭＯＳ栅极区上及晶体管有源区（３１）上形成一绝缘材料层（１４１）；并通过在该绝缘层（１４１）中制作一窗孔（１４３）以使该绝缘层（１４１）的剩余部分可部分覆盖双极晶体管有源区，在晶体管有源区内界定一基极区。ＭＯＳ栅极区上的绝缘层（１４１）仍保持存在，以在后续制造步骤过程中密封并保护该ＭＯＳ栅极区。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体而言涉及硅IC
，更具体而言，本专利技术涉及在一工艺流程中，尤其是设计用于双极RF-IC的工艺流程中集成有源器件和无源器件。
技术介绍
目前，高级硅双极CMOS或BiCMOS电路用于频率范围为1-5GHz的高速应用中，以取代先前只有采用基于III-V的技术方可实现的电路。其主要应用领域为现代远程通信系统。这种电路主要用于模拟功能，例如用于切换电流及电压；以及用于高频无线电功能，例如用于混合、放大及检测功能。为获得非常适于例如远程通信应用的晶体管，不仅需要渡越时间短(高fT)，而且还要求具有较高的最大振荡频率(fmax)与较佳的线性度。为实现这一点，晶体管必须不仅具有短且最优化的竖直结构，而且其内部寄生量(主要由集电极-基极电容与基极电阻组成)也必须极低。由于电子的迁移率高，因而用于电路设计的主要元件为NPN型晶体管。因此，工艺设计的首要目的是获得具有最佳特性的NPN型晶体管。为实现电路设计，还需要某种p型器件。在按上述原则设计的工艺中可以增加高性能PNP型晶体管，但就附加掩膜层及工艺复杂性而言，此种方法通常成本很高。但是，对于大多数电路设计而言，通常任一种简单的p型器件即足以满足大多数设计需求。在一BiCMOS制造工艺中，当然也可以使用PMOS晶体管。在一双极RF-IC制造工艺中，通常可在不进一步增加工艺复杂性的情况下获得横向PNP型晶体管。在IC制造工艺中的有源器件得到持续改进的同时，需要改进器件隔离来与此相适应。对于四分之一微米及以下技术，广泛采用浅沟道隔离(STI)来获得一近乎平整的平面。与LOCOS隔离相比，采用STI可以获得更高的组装密度、更严格的设计规则、更低的寄生量、及更高的CMOS与双极电路成品率，参见Nandakumar、A.Chatterjee、S.Sridhar、K.Joyner、M.Rodder以及I.-C.Chen等人编写的“用于高级ULSI CMOS技术的浅沟道隔离(Shallow Trench Isolation foradvanced ULSI CMOS Technologies)”，1998，IEDM技术文摘(IEDMTech.Dig.)，第133页。尽管要求使用蚀刻与回填工艺步骤，但STI可在各电路元件之间的隔离所需的面积降低方面有显著改进。在工艺流程中，已广泛使用化学机械平面化(CMP)来实现STI。为进一步降低敏感模拟无线电电路中的寄生量与串扰，在双极工艺中，在各器件之间采用深沟道(DT)隔离来取代结式隔离，参见P.Hunt与M.P.Cooke编写的“工艺HE一种用于模拟及数字应用的先进的沟道隔离双极技术(Process HEa highly advanced trenchisolated bipolartechnology for analogue and digital applications)”Proc.IEEECICC 1988，第816页。DT隔离亦已应用于CMOS中，参见R.D.Rung、H.Momose及Y.Nagakubo编写的“深沟道隔离CMOS器件(Deep trenchisolated CMOS devices)”，1982，1EDM技术文摘(IEDM Tech.Dig.)，第237页，尽管这种应用并不常见。对于高性能RF-IC，可同时采用STI与DT，参见作为WO 0120664公开的国际专利申请案(专利技术者为H.Norstrm、C.Bjrmander及T.Johansson)。但是，当在高性能RF-IC中采用STI隔离时，可能不能如先前一般通过成功利用业已存在的结构来获得模向PNP型晶体管。当结构中井的外延层设定为低于1μm时，再加上STI隔离(其自表面向下到达外延层内约0.5μm)，在处理之后，场区域上STI隔离下面将不存在井区。相反，子集电极直接位于场氧化物下面。尽管仍可能发现横向PNP结构，但是此时基极主要由高掺杂子集电极区构成，由此将使电流增益(β)太低以致不可用。因此，必须找出另外一种可获得一种具有合理特性的p型器件的方法。并且，采用目前的STI隔离技术，可能会产生在不同器件区域之间存在漏电流的问题。此外，可能难以在双极晶体管中获得极低的基极-集电极电容，并且一具有高β值的寄生pnp器件(非本征基极/n井/p井)可能会引发问题(当n井掺杂度极低时尤其如此)。
技术实现思路
因此，本专利技术的一个目的是提供一种制造集成电路，特别是制造用于射频应用的集成电路的方法，该方法可采用最少的工艺步骤来有效生产包含双极晶体管及MOS器件，特别是PMOS晶体管及其他p型MOS器件的高品质集成电路。在此方面，本专利技术的一个具体目的是提供一种这样的包含若干多功能处理步骤的方法。为此，根据第一个方面，本专利技术包括一种包含如下步骤的方法-提供一硅基材，其可以是一同质基材，也可能是一位于一晶圆顶面的外延层；-在该硅基材上形成双极晶体管的一有源区及MOS器件的一有源区，以通过掺杂基材的两个表面区域及/或基材顶面一外延层的两个基材区域的方法实现为佳；-在一水平平面内，围绕这些有源区形成场隔离区，以采用浅沟道隔离(STI)为佳，也可视需要采用深沟道隔离(DT)；-在MOS器件的有源区上较佳地以一位于一栅极氧化物层顶面上的栅极多晶硅层的形式形成一MOS栅极层迭；-在该MOS栅极层迭上及双极晶体管有源区上形成一电绝缘材料层，较佳为一氮化物层；-通过在该电绝缘层中制成一窗孔(较佳地通过蚀刻)，而在该双极晶体管有源区中界定一基极区，其中-该电绝缘层中窗孔的制成方式须使该电绝缘层的剩余部分部分地覆盖双极晶体管的有源区，亦即覆盖沿该有源区周边的外围部分；以及-MOS栅极区上的电绝缘层仍保持存在，以在后续制造步骤，尤其包括离子植入、热氧化及/或蚀刻步骤中，封装并保护该MOS栅极区。较佳地，同时保留双极晶体管集电极插头区上的电绝缘层。较佳地，将该电绝缘层的一部分用作一在该工艺中所制成的并行极板电容器中的电介质。本专利技术的另一目的是提供一种在集成电路制造中，特别是在用于射频应用的集成电路制造中，形成一浅沟道以改进包含于该电路中的竖直双极晶体管隔离的方法。在此方面，本专利技术的一具体目的是提供一种这样的方法，该方法可实现一种无电流泄漏问题的双极晶体管的制造。为此，根据第二个方面，本专利技术的一个特点是提供一种方法，在该方法中-提供一第一掺杂类型(较佳为p型)的半导体基材；-在该基材中形成用于双极晶体管的一第二掺杂类型(较佳为n型)的隐埋集电极区；-在该基材顶面上外延生长一硅层；-在该外延生长的硅层中形成一用于双极晶体管的第二掺杂类型的有源区，其中该有源区位于该隐埋集电极区之上；-在该外延生长的硅层及硅基材中形成一浅沟道，其中该浅沟道在一水平面内包围该有源区，并竖直延伸入基材内一定距离；以及-使用一电绝缘材料填充该浅沟道。较佳地，所形成的隐埋集电极区与浅沟道的相互关系为该隐埋集电极区延伸入位于该浅沟道下方的区域内。本专利技术的再一目的是提供一种包括一竖直双极晶体管的集成电路，特别是用于射频应用的集成电路，该竖直双极晶体管通过一浅沟道以一种新颖的方式隔离，从而可以改进晶体管的性能，并进而改进集成电路的性能。为此，根据本专利技术的第三个方面，本专利技术包括一种集成电路，该种集成电路包本文档来自技高网...

【技术保护点】
一种制造一种包括至少一个双极晶体管及至少一个ＭＯＳ器件的集成电路，特别是用于射频应用的集成电路的方法，其特征在于如下步骤：－提供一硅基材（１０，４１）；－在所述硅基材（１０）上形成所述双极晶体管的一有源区（４１）及所述ＭＯＳ 器件的一有源区（４１）；－在一水平平面内，围绕所述有源区形成场隔离区（８１）；－在所述ＭＯＳ器件的有源区上形成一ＭＯＳ栅极区（１１１，１１２）；－在所述ＭＯＳ栅极区及所述双极晶体管的有源区（４１）上形成一电绝缘材料层 （１４１）；以及－通过在所述电绝缘层（１４１）内制作一开孔（１４３）的方式，在所述双极晶体管的有源区内界定一基极区，其中：－所述电绝缘层内的所述开孔（１４３）的制作应满足：所述电绝缘层（１４１）的剩余部分覆盖所述双极晶体管的 有源区；以及－所述ＭＯＳ栅极区上的所述电绝缘层（１４１）仍保持存在，以在后续制造步骤，尤其包括一氧化步骤、离子植入及／或一蚀刻步骤中，封装并保护所述ＭＯＳ栅极区。

【技术特征摘要】
【国外来华专利技术】SE 2001-5-4 0101567-6;SE 2001-9-13 0103036-01.一种制造一种包括至少一个双极晶体管及至少一个MOS器件的集成电路，特别是用于射频应用的集成电路的方法，其特征在于如下步骤-提供一硅基材(10，41)；-在所述硅基材(10)上形成所述双极晶体管的一有源区(41)及所述MOS器件的一有源区(41)；-在一水平平面内，围绕所述有源区形成场隔离区(81)；-在所述MOS器件的有源区上形成一MOS栅极区(111，112)；-在所述MOS栅极区及所述双极晶体管的有源区(41)上形成一电绝缘材料层(141)；以及-通过在所述电绝缘层(141)内制作一开孔(143)的方式，在所述双极晶体管的有源区内界定一基极区，其中-所述电绝缘层内的所述开孔(143)的制作应满足所述电绝缘层(141)的剩余部分覆盖所述双极晶体管的有源区；以及-所述MOS栅极区上的所述电绝缘层(141)仍保持存在，以在后续制造步骤，尤其包括一氧化步骤、离子植入及/或一蚀刻步骤中，封装并保护所述MOS栅极区。2.根据权利要求1所述的方法，其中所述电绝缘层为一氮化物层(141)。3.根据权利要求1或2所述的方法，其进一步包括一电容器(41，141，151)的制造，其中所述电绝缘层(141)的一部分被用作所述电容器的电介质。4.根据权利要求1-3中任一项所述的方法，其中所述MOS栅极区形成为一氧化物层(111)上的一硅层(112)。5.根据权利要求4所述的方法，其中在形成所述电绝缘层(141)之前，在所述硅层(112)的顶面上形成一氧化物。6.根据权利要求4或5所述的方法，其进一步包括下列步骤在形成所述电绝缘层(141)之前，在所述双极晶体管有源区(41)的顶面上形成一氧化物层(111)。7.根据权利要求6所述的方法，其进一步包括下列步骤亦穿过所述有源区(31)顶面上的所述氧化物层(111)制作所述开孔(143)，以使所述双极晶体管有源区(41)的一部分外露。8.根据权利要求6或7所述的方法，其中其顶面上形成有所述栅极多晶硅层(112)的所述氧化物层(111)与形成于所述双极晶体管有源区顶面上的所述氧化物层(111)同时较佳地通过生长而形成。9.根据权利要求1-8中任一项所述的方法，其中在形成所述MOS栅极区(111，112)之前，对所述MOS器件有源区(41)实施离子植入。10.根据权利要求1-9中任一项所述的方法，其中在一离子植入步骤中，同时形成一所述双极晶体管有源区(41)内的二次植入集电极(SIC)(171)与所述MOS器件有源区(41)的一本底掺杂。11.根据权利要求10所述的方法，其中所述双极晶体管的一非本征基极(151)形成于所述电绝缘层(141)上，且部分形成于所述窗孔(143)内所述双极晶体管有源区(41)上，以由此界定一发射极窗孔(162)，所述非本征基极在所述离子植入步骤之前形成，且在所述离子植入步骤过程中受到抗光蚀剂(161)的保护。12.根据权利要求11所述的方法，其中在一离子植入步骤中，对所述非本征基极(151)进行掺杂与在所述MOS器件有源区(41)内形成源极及漏极区(198)同时进行。13.根据权利要求12所述的方法，其中在对所述非本征基极进行掺杂的所述离子植入步骤中，亦对一电容器(41，141，151)的一电极(151)及/或一基材接点的一接点层进行掺杂。14.根据权利要求12或13所述的方法，其中在所述经掺杂的源极与漏极区(198)上形成一氧化硅(200)与氮化硅(201)双层，以由此防止所植入物质扩散到所述有源区(41)之外。15.根据权利要求1-14中任一项所述的方法，其中通过穿过一氧化物-氮化物双层进行离子植入来形成所述双极晶体管与所述MOS器件的有源区(41)。16.根据权利要求1-15中任一项所述的方法，其中形成所述双极晶体管的一包含一集电极插头(192，41)的集电极(31，41，171，192)，且其中通过采用两种属于同一掺杂类型(n)但扩散率不同的掺杂物质(As，P)进行离子植入来掺杂所述集电极插头，以获得一低电阻性低且较深的集电极插头。17.根据权利要求16所述的方法，其中形成一发射极接点(191)，且其中使用在所述集电极插头植入中所用的其中一种所述掺杂物质来掺杂所述发射极接点。18.根据权利要求16或17所述的方法，其中所述集电极插头的离子植入分三个单独的步骤实施，每一步骤均包含在一设定能量与一设定剂量下一掺杂物质的离子植入。19.根据权利要求18所述的方法，其中在所述三步骤离子植入中形成高电阻与低电阻电阻器(RHT，RLO)...

【专利技术属性】
技术研发人员：T约翰森，H诺斯特雷姆，P阿戈特森，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]