静电放电箝制电路制造技术

一种静电放电箝制电路，包含：　　　　一ＥＳＤ侦测电路，是电连接于一第一工作电压与一第二工作电压之间，用来侦测前述第一工作电压与前述第二工作电压之间的一静电，并产生一触发电压；以及　　　　一ＮＰＮ双载子接面晶体管，是电连接于前述第一工作电压与前述第二工作电压之间，并经由前述触发电压的触发而导通，藉以让前述静电的电流从前述第一工作电压流至前述第二工作电压；其特征是：　　　　前述ＮＰＮ双载子接面晶体管是形成于一Ｐ型基材上，且前述ＮＰＮ双载子接面晶体管包含：　　　　一深Ｎ井区域，是形成于前述Ｐ型基材上；　　　　一Ｐ型井区，是形成于前述深Ｎ井区域上的部分区域；　　　　一Ｎ型井区，是形成于前述深Ｎ井区域上的前述Ｐ型井区的周围；　　　　一第一Ｎ＋区域，是形成于前述Ｐ型井区上的部分区域，且前述第一Ｎ＋区域是电连接于前述第一工作电压；　　　　一Ｐ＋区域，是形成于前述Ｐ型井区上的前述第一Ｎ＋区域的周围，且前述Ｐ＋区域是电连接于前述触发电压；以及　　　　一第二Ｎ＋区域，是形成于前述Ｎ型井区上，且电连接于前述第二工作电压。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静电放电箝制电路(Electrostatic discharge clampcircuit)，特别是关于利用深N井(deepN-well)来形成纵向NPN双接面晶体管来进行静电放电的静电放电箝制电路。
技术介绍
为了构成高电路集积密度并达到预期的功能，缩小尺寸的金氧半场效晶体管(MOSFET)已使用于先进的集成电路技术中。但为了符合固定的场比(fieldscaling)需求，在许多集成电路技术中亦将工作电压(power supply voltage)比例地降低。因此，在计算机架构中需具备接口(interface)来连接具有不同工作电压的半导体芯片(semiconductor chip)或子系统(sub-system)。由于具有混合的工作电压，芯片之间接口的I/O电路必须具备避免电压过高(overstress)以及防止不宜的漏电流路径(current leakage path)的功能。静电放电(electrostatic discharge，以下简称ESD)防护电路亦必须满足相同的接口状态与限制。图1显示习知具有ESD箝制电路(clamp circuit)的集成电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电箝制电路，包含一ESD侦测电路，是电连接于一第一工作电压与一第二工作电压之间，用来侦测前述第一工作电压与前述第二工作电压之间的一静电，并产生一触发电压；以及一NPN双载子接面晶体管，是电连接于前述第一工作电压与前述第二工作电压之间，并经由前述触发电压的触发而导通，藉以让前述静电的电流从前述第一工作电压流至前述第二工作电压；其特征是前述NPN双载子接面晶体管是形成于一P型基材上，且前述NPN双载子接面晶体管包含一深N井区域，是形成于前述P型基材上；一P型井区，是形成于前述深N井区域上的部分区域；一N型井区，是形成于前述深N井区域上的前述P型井区的周围；一第一N+区域，是形成于前述P型井区上的部分区域，且前述第一N+区域是电连接于前述第一工作电压；一P+区域，是形成于前述P型井区上的前述第一N+区域的周围，且前述P+区域是电连接于前述触发电压；以及一第二N+区域，是形成于前述N型井区上，且电连接于前述第二工作电压。2.根据权利要求1所述的静电放电箝制电路，其特征是前述N型井区是包围前述P型井区。3.根据权利要求1所述的静电放电箝制电路，其特征是前述P+区域是包围前述第一N+区域。4.根据权利要求3所述的静电放电箝制电路，其特征是前述第二N+区域是包围前述P+区域。5.根据权利要求1所述的静电放电箝制电路，其特征是前述第一工作电...

【专利技术属性】
技术研发人员：叶达勋，李朝政，曹太和，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：