具有浮岛电压维持层的功率半导体器件的制造方法技术

一种功率半导体器件及其制造方法，提供衬底（４０２），并接着通过在衬底（４０２）上淀积外延层（４０１）和在外延层（４０１）中形成至少一个沟槽而在衬底（４０２）上形成电压维持区。沿着沟槽壁淀积阻挡材料并穿过阻挡材料把掺杂剂注入到邻近沟槽底部并在沟槽底部之下的部分外延层（４０１）中。掺杂剂扩散形成第一掺杂层，并至少从沟槽的底部去除阻挡材料。穿过第一掺杂层蚀刻沟槽，并基本上填充沟槽，从而完成电压维持区。在电压维持区上形成至少一个区以在它们之间限定结面。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体功率器件，尤其涉及使用相反掺杂材料的浮岛形成电压维持层的半导体功率器件，例如MOSFET和其它功率器件。
技术介绍
半导体功率器件，例如纵向DMOS、V槽DMOS和沟槽DMOSMOSFET、IGBT以及二极管和双极晶体管应用在例如自动电气系统、供电系统、电动机驱动应用和其它功率控制应用中。虽然在开态(on-state)由于高电流密度而具有低接通电阻或低电压降，在关态(off-state)中这种器件仍需要维持高压。图1说明N沟道功率MOSFET的一般结构。在N+掺杂硅衬底102上形成的N-外延硅层101包含p体区105a和106a以及用于器件中两个MOSFET单元的N+源区107和108。P体区105和106还可以包括深p体区105b和106b。源体电极112横过外延层101的某些表面部分延伸以接触源区和体区。由在图1中延伸到上半导体表面的N型外延层101部分形成用于两个单元的N型漏。在N+掺杂衬底102的底部设置漏极。包括绝缘和导电层(例如氧化物和多晶硅层)的绝缘栅极118位于体的沟道和漏部分上。图1所示的常规MOSFET的接通电阻很大程度上由外延层101中的漂移区电阻决定。因为由外延层101维持用在N+掺杂衬底和P+掺杂深体区之间的反向电压，外延层101有时还称为电压维持层。相应地由外延层101的掺杂浓度和厚度决定漂移区电阻。但是，为了增加器件的击穿电压，增加层厚度的同时必须降低外延层101的掺杂浓度。图2中的曲线示出用于常规功率MOSFET作为击穿电压函数的每单位面积的接通电阻。不利地，如曲线所示，器件的接通电阻随着其击穿电压的增加而快速增加。当MOSFET工作在较高电压下，特别是在高于几百伏的电压下时，电阻的这种快速增加存在问题。图3示出被设计成带有减小的接通电阻、在较高电压下工作的MOSFET。在Cezac等在Proceeding of the ISPSD，2000年5月，69-72页，和Chen等在IEEE Transactions on Electron Devices，2000年6月47卷6期1280-1285页中公开了这种MOSFET，在此通过引用将其全部结合进来。这种MOSFET与图1所示的常规MOSFET相似，此外它还包括一连串的纵向分隔P掺杂层3101、3102、3103，…310n(所谓的“浮岛”)，其位于电压维持层301的漂移区中。浮岛3101、3102、3103，…310n产生的电场比没有浮岛结构的电场低。较低电场允许在部分形成电压维持层301的外延层中使用较高的掺杂浓度。浮岛产生锯形电场轮廓，其整体导致维持电压层获得比用于常规器件中的浓度高的掺杂浓度。相应地，该较高的掺杂浓度产生器件的接通电阻具有比没有一层或多层浮岛的器件的接通电阻低。用包括多步外延淀积步骤的工序可以制造图3所示的结构，每一步之后引入适当的掺杂剂。不利的是执行外延淀积步骤非常昂贵，由此制造使用多步外延淀积步骤的结构非常昂贵。因此，需要提供一种功率半导体器件(例如图3所示的MOSFET结构)的制造方法，该方法需要最少量的外延淀积步骤，以能够较廉价地生产器件。
技术实现思路
按照本专利技术，提供一种形成功率半导体器件的方法。该方法开始于提供第一导电类型的衬底，并接着在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层和在外延层中形成至少一个沟槽来形成电压维持区。沿着沟槽壁淀积阻挡材料。穿过阻挡材料把第二导电类型的掺杂剂注入到邻近沟槽底部并在沟槽底部之下的部分外延层中。掺杂剂扩散在外延层中形成第一掺杂层，并至少从沟槽的底部去除阻挡材料。穿过第一掺杂层蚀刻沟槽，并在沟槽中淀积填充材料以基本上填充沟槽，由此完成电压维持区。在电压维持区上形成至少一个第二导电类型区以在它们之间限定结面。由本专利技术方法形成的功率半导体器件可以选自由纵向DMOS、V槽DMOS和沟槽DMOS MOSFET、IGBT、双极晶体管及二极管构成的组。按照本专利技术的另一个方面，提供了一种功率半导体器件。该器件包括第一导电类型的衬底和在衬底上设置的电压维持区。电压维持区包括具有第一导电类型的外延层和位于外延层中的至少一个沟槽。具有第二导电类型掺杂剂的至少一个掺杂层位于外延层中，邻近沟槽的侧壁。还提供了基本上填充沟槽的填充材料。在电压维持区上设置至少一个第二导电类型区以在它们之间限定结面。附图说明图1示出常规功率MOSFET结构的剖面图。图2示出用于常规功率MOSFET、作为击穿电压函数的每单位面积的接通电阻。图3示出包括带有位于体区之下浮岛的电压维持区的MOSFET结构，其被设计成以在相同电压下比与图1所描绘结构的每单位面积接通电阻低的接通电阻工作。图4示出包括带有在体区之下和之间浮岛的电压维持区的MOSFET结构。图5(a)-5(f)示出用于制造按照本专利技术构造的电压维持区的示例工艺步骤顺序。具体实施例方式按照本专利技术，以下一般性介绍了在半导体功率器件的电压维持层中形成p型浮岛的方法。首先，在将形成器件电压维持区的外延层中蚀刻至少一个沟槽。每个沟槽居于将被设置的纵向成串岛位置的中心。通过把p型掺杂剂材料注入到沟槽的底部形成这些岛的第一水平面。注入的材料扩散到位于直接邻近沟槽底部和在沟槽底部之下的电压维持区部分。随后蚀刻沟槽到更深的深度，以致通过再次注入和扩散p型掺杂剂材料形成浮岛的第二水平面。该第二蚀刻步骤形成具有圆环形状(当沟槽是圆形的时)并位于第一水平面中的浮岛。如果沟槽具有非圆形的其它形状，例如正方形、矩形或六边形，那么沟槽的形状决定浮岛的形状。重复上述工艺直到形成所需数量的纵向岛层。最后，用不会不利影响器件特性的材料填充沟槽。用于填充沟槽材料的示例材料包括高电阻多晶硅、例如二氧化硅的介质或其它材料和材料的组合。图4示出按照本专利技术构造的功率半导体器件。在本专利技术的该实施例中，假定沟槽是圆形的，因此把浮岛描绘成圆环形。在N+硅衬底402上形成的N型外延硅层401包含P体区405和用于器件中的两个MOSFET单元的N+源区407。如所示，P体区405a还可以包括深P体区405b。源体电极412横过外延层401的某些表面部分延伸以接触源区和体区。由延伸到上半导体表面的N型外延层401部分形成用于两个单元的N型漏。在N+衬底402的底部设置漏极。包括氧化物和多晶硅层的绝缘栅极418位于体的沟道和漏部分上。在由外延硅层401限定的器件电压维持区中设置成串的浮岛410。当从器件的顶部观察时，浮岛被布置成阵列。例如，在图4中，在“y”方向上，由参考标号41011、41012、41013，…4101m代表浮岛，在“z”方向上，由参考标号41011、41021、41031，…410m1代表浮岛。尽管可以应用或不应用位于栅418之下的浮岛列410，但当器件的几何尺寸和外延层401的电阻率需要时会应用它们。按照以下在图5(a)-5(f)中说明的示例步骤制造图4所示的功率半导体器件。首先，在常规N+掺杂衬底502上生长N型掺杂外延层501。对于具有5-40ohm-cm电阻率的400-800V的器件，外延层1一般是15-50微米厚。接着，通过用介质层覆盖外延层501的表面而形成介质掩模层，接着常规曝光并构图介质层以保留限定沟槽520位置的掩本文档来自技高网...

【技术保护点】
一种功率半导体器件的制造方法，包括步骤：Ａ．提供第一导电类型的衬底；Ｂ．通过以下步骤在所述衬底上形成电压维持区：１．在衬底上淀积外延层，所述外延层具有第一导电类型；２．在所述外延层中形成至少一个沟槽； ３．沿着所述沟槽的壁淀积阻挡材料；４．穿过阻挡材料把第二导电类型的掺杂剂注入到邻近所述沟槽底部并在所述沟槽底部之下的部分外延层中；５．扩散所述掺杂剂以在所述外延层中形成第一掺杂层；６．至少从沟槽的底部去除阻挡材料；　 　７．穿过所述第一掺杂层蚀刻沟槽；和８．在所述沟槽中淀积填充材料以基本上填充所述沟槽；和Ｃ．在所述电压维持区上形成至少一个所述第二导电类型区以在它们之间限定结面。

【技术特征摘要】
【国外来华专利技术】US 2001-10-4 09/970,9721.一种功率半导体器件的制造方法，包括步骤A.提供第一导电类型的衬底；B.通过以下步骤在所述衬底上形成电压维持区1.在衬底上淀积外延层，所述外延层具有第一导电类型；2.在所述外延层中形成至少一个沟槽；3.沿着所述沟槽的壁淀积阻挡材料；4.穿过阻挡材料把第二导电类型的掺杂剂注入到邻近所述沟槽底部并在所述沟槽底部之下的部分外延层中；5.扩散所述掺杂剂以在所述外延层中形成第一掺杂层；6.至少从沟槽的底部去除阻挡材料；7.穿过所述第一掺杂层蚀刻沟槽；和8.在所述沟槽中淀积填充材料以基本上填充所述沟槽；和C.在所述电压维持区上形成至少一个所述第二导电类型区以在它们之间限定结面。2.如权利要求1所述的方法，还包括步骤蚀刻沟槽到更深的深度并重复步骤(B.3)-(B.6)以在所述第一掺杂层之下纵向形成第二掺杂层；和蚀刻沟槽穿过所述第二掺杂层。3.如权利要求1所述的方法，其中，步骤(C)还包括步骤在栅介质区上形成栅导体；在外延层中形成第一和第二体区以在它们之间限定漂移区，所述体区具有第二导电类型；分别在第一和第二体区中形成第一导电类型的第一和第二源区。4.如权利要求1所述的方法，其中，所述阻挡材料是氧化物材料。5.如权利要求4所述的方法，其中，所述氧化物材料是二氧化硅。6.如权利要求1所述的方法，其中，所述外延层具有给定的厚度，并且还包括步骤D.蚀刻沟槽基本上等于所述给定厚度的1/(x+1)的附加量，其中x等于或大于2，并与将在电压维持区中形成的掺杂层的规定数量相一致；E.重复步骤(B.3)-(B.6)以在所述第一掺杂层之下纵向形成另一层掺杂层；和F.重复步骤D-E直到形成规定数量的掺杂层；和G.蚀刻沟槽穿过第x层的所述掺杂层。7.如权利要求1所述的方法，其中，填充沟槽的所述材料是介质材料。8.如权利要求7所述的方法，其中，所述介质材料是二氧化硅。9.如权利要求7所述的方法，其中，所述介质材料是氮化硅。10.如权利要求1所述的方法，其中，所述掺杂剂是硼。11.如权利要求3所述的方法，其中，所述体区包括深体区。12.如权利要求1所述的方法，其中，通过提供限定至少一个沟槽的掩模层并蚀刻由掩模层限定的沟槽而形成所述沟槽。13.如权利要求3所述的方法，其中，通过把掺杂剂注入并扩散到衬底中而形成所述体区。14.如权利要求1所述的方法，其中，所述功率半导体器件选自由纵向DMOS、V槽DMOS和沟槽DMOS MOSFET、IGBT及双极晶体管构成的组。15.一种按照权利要求1所述的方法制造的功率半导体器件。16.一种按照权利要求6所述的方法制造的功率半导体器件。17.一种按照权利要求14所述的方法制造的功率半导体器件。18.一种功率半导体器件，包括第一导电类型的衬底；在所述衬底上设置的电压维持区，所述电压维持区包括具有第一导电类型的外延层；位于所述外延层中的至少一个沟槽；具有第二导电类型掺杂剂的至少一个掺杂层，所述掺杂层位于邻近所述沟槽侧壁的所述外延层中；基本上填充所述沟槽的填充材料；和在所述电压维持区上设置的所述第二导电类型的至少一个区，用以在它们之间限定结面。19...

【专利技术属性】
技术研发人员：理查德A布朗夏尔，让米歇尔吉约，
申请(专利权)人：通用半导体公司，
类型：发明
国别省市：US[美国]