碳化硅半导体器件及制备方法技术

本申请涉及一种碳化硅半导体器件及制备方法，在槽栅介质层的两侧分别设置两个重掺杂第二导电类型的多晶硅沟槽区。由于碳化硅和多晶硅的能带结构，多晶硅沟槽区减少了屏蔽区的耗尽区面积。耗尽区面积的降低既能降低保护槽栅介质拐角处的电场强度，又能较少地阻碍电子流动，从而减低漂移区的电阻。而且第二导电类型的多晶硅沉积工艺较为简单，本申请采用重掺杂第二导电类型的多晶硅沟槽区避免了传统的第二导电类型碳化硅离子注入工艺带来的深度和横向扩散问题。和横向扩散问题。和横向扩散问题。

【技术实现步骤摘要】
碳化硅半导体器件及制备方法


[0001]本申请涉及功率半导体器件领域，特别的涉及了一种碳化硅半导体器件及制备方法。

技术介绍

[0002]功率金属氧化物半导体场效应晶体管(MOSFET)是一种被广泛应用的半导体晶体管，可用作大功率器件应用中的开关器件。功率MOSFET有三个电极，包括由沟道隔开的源极和漏极，以及在沟道附近的栅极。功率MOSFET可以通过向栅极施加偏置电压来打开或关闭功率MOSFET。当功率MOSFET开启时(即处于“导通状态”)，电流通过源极和漏极之间的沟道传导。当功率MOSFET关闭时，沟道中就不会有电流通过。此外，功率MOSFET是单极器件，电流传导通过多数载流子传输，因此功率MOSFET具有非常高的开关速度。然而，功率MOSFET的漂移区可能由于少子注入的情况产生相对较高的导通电阻。这种增加的电阻会限制功率MOSFET实现正向电流密度。
[0003]功率MOSFET中，平面型功率MOSFET因存在寄生JFET区域使得导通电阻较大。而在沟槽型功率MOSFET中，其结构的设计消除了JFET区域，大大降低了功率MOSFET的导通电阻。但在沟槽型功率MOSFET中，栅氧直接暴露于漂移区中，栅氧拐角电场集中处局部电场强度过高，栅氧易被提前击穿，功率MOSFET可靠性下降。
[0004]传统技术中为解决栅氧提前击穿的情况，利用P+屏蔽区对栅氧进行保护，使得高电场由P+屏蔽区与N型漂移区形成的P
‑
N结承担，降低了栅氧电场。但是P+屏蔽区在N型漂移区中形成的耗尽区严重影响电子的向下传输，使得功率MOSFET导通电阻变大。

技术实现思路

[0005]基于此，有必要提供一种既能够有效屏蔽栅氧，提高器件击穿电压，又具有较低导通电阻的碳化硅半导体器件及制备方法。
[0006]一种碳化硅半导体器件，包括：衬底，为第一导电类型；漂移区，为第一导电类型，位于所述衬底的一侧；栅极，为第二导电类型，设置于所述漂移区，且与所述漂移区远离所述衬底的表面接触；槽栅介质层，设置于所述漂移区，且包裹所述栅极；两个源极金属，位于所述漂移区远离所述衬底的表面，所述两个源极金属分别设置于所述槽栅介质层的两侧；两个多晶硅沟槽区，为重掺杂第二导电类型，设置于所述漂移区，所述两个多晶硅沟槽区分别设置于所述槽栅介质层的两侧，所述两个多晶硅沟槽区分别与所述两个源极金属靠近所述衬底的表面一一对应接触；两个屏蔽区，为重掺杂第二导电类型，设置于所述漂移区，并位于所述两个多晶硅沟槽区和所述衬底之间，所述两个屏蔽区分别与所述两个多晶硅沟槽区靠近所述衬底的表面一一对应接触。
[0007]在其中的一个实施例中，还包括栅极金属，位于所述栅极远离所述衬底的表面，并位于所述两个源极金属之间。
[0008]在其中的一个实施例中，还包括两个源接触区，为第一导电类型，所述两个源接触
区分别与所述两个源极金属靠近所述衬底的表面一一对应接触，所述两个源接触区分别位于所述两个源极金属、所述槽栅介质层与所述两个多晶硅沟槽区之间。
[0009]在其中的一个实施例中，还包括两个基区，为第二导电类型，所述两个基区分别位于所述槽栅介质层、所述两个源接触区与所述两个多晶硅沟槽区之间，所述两个基区分别与所述两个源接触区靠近所述衬底的表面一一对应接触。
[0010]在其中的一个实施例中，所述两个屏蔽区的厚度为0.5μm～1.2μm，掺杂浓度为1
×
10
19
cm
‑3～1
×
10
20
cm
‑3。
[0011]在其中的一个实施例中，还包括漏极，位于所述衬底远离所述漂移区的一侧。
[0012]在其中的一个实施例中，所述两个源接触区的厚度为0.2μm，掺杂浓度为1
×
10
19
cm
‑3～1
×
10
21
cm
‑3。
[0013]在其中的一个实施例中，所述两个基区的厚度为0.5μm～1μm，掺杂浓度为1
×
10
17
cm
‑3～1
×
10
18
cm
‑3。
[0014]在其中的一个实施例中，所述两个多晶硅沟槽区的厚度为1.5μm～3μm，掺杂浓度为1
×
10
19
cm
‑3～1
×
10
20
cm
‑3。
[0015]一种碳化硅半导体器件的制备方法，包括以下步骤：
[0016]S110，在第一导电类型碳化硅的衬底表面外延生成第一导电类型碳化硅的漂移区；
[0017]S120，在所述漂移区的两侧离子注入生成两个屏蔽区，所述两个屏蔽区为重掺杂第二导电类型；
[0018]S130，在所述漂移区远离所述衬底的一侧依次外延生成轻掺杂第一导电类型碳化硅外延层、第二导电类型碳化硅外延层及重掺杂第一导电类型碳化硅外延层；
[0019]S140，在所述轻掺杂第一导电类型碳化硅外延层、所述第二导电类型碳化硅外延层及所述重掺杂第一导电类型碳化硅外延层的两侧刻蚀形成两个沟槽，所述两个沟槽内生长多晶硅，形成两个多晶硅沟槽区，所述两个多晶硅沟槽区为重掺杂第二导电类型；
[0020]S150，在所述轻掺杂第一导电类型碳化硅外延层、所述第二导电类型碳化硅外延层及所述重掺杂第一导电类型碳化硅外延层刻蚀形成一个凹槽，在所述凹槽内表面形成一层槽栅介质层；
[0021]S160，在所述凹槽内沉积形成栅极；
[0022]S170，在所述重掺杂第一导电类型碳化硅外延层表面制备两个源极金属，且所述两个源极金属位于所述槽栅介质层的两侧。
[0023]本申请实施例所述的碳化硅半导体器件及制备方法，在槽栅介质层的两侧分别设置两个重掺杂第二导电类型的多晶硅沟槽区。由于碳化硅和多晶硅的能带结构，所述多晶硅沟槽区减少了屏蔽区的耗尽区面积。耗尽区面积的降低既能降低保护所述槽栅介质层拐角处的电场强度，又能较少地阻碍电子流动，从而减低漂移区的电阻。而且第二导电类型的多晶硅沉积工艺较为简单，本申请实施例所述的碳化硅半导体器件及制备方法采用重掺杂第二导电类型的多晶硅沟槽区避免了传统的第二导电类型碳化硅离子注入工艺带来的深度和横向扩散问题。
附图说明
[0024]图1是本申请一实施例中碳化硅半导体器件的示意性截面图。
[0025]图2是本申请一实施例中碳化硅半导体器件的制备流程示意图。
[0026]附图标号说明
[0027]碳化硅半导体器件10、衬底100、漂移区101、两个源极金属110、轻掺杂第一导电类型碳化硅外延层111、第二导电类型碳化硅外延层112、重掺杂第一导电类型碳化硅外延层113、两个多晶硅沟槽区120、两个源接触区130、两个基区140、两个屏蔽区150、槽栅介质层160、栅极170、栅极金属180、漏极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅半导体器件，其特征在于，包括：衬底(100)，为第一导电类型；漂移区(101)，为第一导电类型，位于所述衬底(100)的一侧；栅极(170)，为第二导电类型，设置于所述漂移区(101)，且与所述漂移区(101)远离所述衬底(100)的表面接触；槽栅介质层(160)，设置于所述漂移区(101)，且包裹所述栅极(170)；两个源极金属(110)，位于所述漂移区(101)远离所述衬底(100)的表面，所述两个源极金属(110)分别设置于所述槽栅介质层(160)的两侧；两个多晶硅沟槽区(120)，为重掺杂第二导电类型，设置于所述漂移区(101)，所述两个多晶硅沟槽区(120)分别设置于所述槽栅介质层(160)的两侧，所述两个多晶硅沟槽区(120)分别与所述两个源极金属(110)靠近所述衬底(100)的表面一一对应接触；两个屏蔽区(150)，为重掺杂第二导电类型，设置于所述漂移区(101)，并位于所述两个多晶硅沟槽区(120)和所述衬底(100)之间，所述两个屏蔽区(150)分别与所述两个多晶硅沟槽区(120)靠近所述衬底(100)的表面一一对应接触。2.根据权利要求1所述的碳化硅半导体器件，其特征在于，还包括：栅极金属(180)，位于所述栅极(170)远离所述衬底(100)的表面，并位于所述两个源极金属(110)之间。3.根据权利要求2所述的碳化硅半导体器件，其特征在于，还包括：两个源接触区(130)，为第一导电类型，所述两个源接触区(130)分别与所述两个源极金属(110)靠近所述衬底(100)的表面一一对应接触，所述两个源接触区(130)分别位于所述两个源极金属(110)、所述槽栅介质层(160)与所述两个多晶硅沟槽区(120)之间。4.根据权利要求3所述的碳化硅半导体器件，其特征在于，还包括：两个基区(140)，为第二导电类型，所述两个基区(140)分别位于所述槽栅介质层(160)、所述两个源接触区(130)与所述两个多晶硅沟槽区(120)之间，所述两个基区(140)分别与所述两个源接触区(130)靠近所述衬底(100)的表面一一对应接触。5.根据权利要求4所述的碳化硅半导体器件，其特征在于，所述两个屏蔽区(150)的厚度为0.5μm～1.2μm，掺杂浓度为1
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‑3。6.根据权利要求5所述的碳化硅半导体器件，其特征在于，还包括：漏极(...

【专利技术属性】
技术研发人员：陈昭铭，殷鸿杰，罗惠馨，夏经华，张安平，
申请(专利权)人：松山湖材料实验室，
类型：发明
国别省市：