半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含沿着隔离部件与半导体基底之间的边界设置的衬层、设置于衬层之上的第一氧化物填充层、以封闭环形方式围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上且邻近衬层的第二氧化物填充层。本申请可改善半导体装置的漏电流，从而提升半导体装置的效能，还可阻隔氧化物填充层的杂质扩散至主动区中，从而改善半导体装置的可靠性和制造良品率。良品率。良品率。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请涉及一种半导体结构，且特别是有关于具有隔离部件的半导体结构。

技术介绍

[0002]半导体装置用于各种不同的电子应用，例如，个人电脑、手机、数位相机和其他电子设备。半导体装置的制造通常通过在半导体基底上沉积绝缘或介电层、导电层和半导体层的材料，并且使用微影和刻蚀技术将各种材料层图案化，以形成电路组件以及元件于半导体基底上。
[0003]半导体工业通过持续微缩最小部件的尺寸，使得更多组件整合至指定的区域中，以持续改善各种电子组件的积体密度。然而，随着最小部件尺寸的微缩，出现了需要被解决的额外的问题。

技术实现思路

[0004]本专利技术实施例提供半导体结构，此半导体结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含沿着隔离部件与半导体基底之间的边界设置的衬层、设置于衬层之上的第一氧化物填充层、以封闭环形方式围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上且邻近衬层的第二氧化物填充层。
[0005]本专利技术实施例提供半导体结构，此半导体结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含氮化物填充层、设置于氮化物填充层之上的第一氧化物填充层、以封闭环形围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上的第二氧化物填充层。
[0006]本专利技术实施例提供半导体结构的形成方法，此方法包含形成第一沟槽于半导体基底中、形成第一氮化物层沿着第一沟槽的侧壁和底面、形成第一氧化物层于第一氮化物层之上以填充第一沟槽、自第一沟槽凹蚀第一氧化物层以形成第一凹陷、刻蚀第一氮化物自第一凹陷暴露出来的部分、以及形成第二氮化物层沿着第一凹陷的侧壁和底面。第二氮化物层具有沿着第一凹陷的底面的第一部分、以及沿着第一凹陷的侧壁的第二部分。此方法还包含移除第二氮化物层的第二部分、以及形成第二氧化物层于第二氮化物层的第一部分之上以填充第一凹陷。
附图说明
[0007]让本专利技术的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
[0008]图1A至图1M是根据本专利技术的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
[0009]图1J-1是根据本专利技术的一些实施例，绘示图1J的半导体结构的一部分，以说明半导体结构的额外细节。
[0010]图1M-1是根据本专利技术的一些实施例，绘示图1M的半导体结构的一部分，以说明半导体结构的额外细节。
[0011]图2A至图2J是根据本专利技术的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
[0012]【符号说明】
[0013]50:外围电路区；
[0014]60:存储器单元阵列区；
[0015]100:半导体结构；
[0016]102:半导体基底；
[0017]103:主动区；
[0018]104A:沟槽；
[0019]104B:沟槽；
[0020]104C:沟槽；
[0021]105A:凹陷；
[0022]105B:凹陷；
[0023]106:衬层；
[0024]108:氮化物层；
[0025]108A:氮化物填充层；
[0026]108C:氮化物填充层；
[0027]110:衬层；
[0028]112:氮化物层；
[0029]112A:氮化物层；
[0030]112B:氮化物层；
[0031]112C:间隙填充物；
[0032]114:氮化物层；
[0033]114A:氮化物层；
[0034]114B:氮化物层；
[0035]116:氧化物层；
[0036]116A:氧化物填充层；
[0037]116B:氧化物填充层；
[0038]118:氮化物层；
[0039]118A:氮化物层；
[0040]118B:氮化物层；
[0041]118C:间隙填充物；
[0042]118R:氮化物层；
[0043]120A:介电阻挡结构；
[0044]120B:介电阻挡结构；
[0045]122:氧化物层；
[0046]122A:氧化物填充层；
[0047]122B:氧化物填充层；
[0048]124A:隔离部件；
[0049]124B:隔离部件；
[0050]124C:隔离部件；
[0051]200:半导体结构；
[0052]206:衬层；
[0053]207:衬层；
[0054]207C:氧化物填充层；
[0055]221A:氮化物填充结构；
[0056]224A:隔离部件；
[0057]224B:隔离部件；
[0058]224C:隔离部件；
[0059]D1:宽度；
[0060]D2:宽度；
[0061]D3:宽度；
[0062]T1:第一厚度；
[0063]T2:第二厚度；
[0064]T3:第三厚度。
具体实施方式
[0065]以下参照本专利技术实施例的图式以阐述本申请。然而，本申请亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。
[0066]图1A至图1M是根据本专利技术的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
[0067]提供半导体结构100，半导体结构100包含半导体基底102，如图1A所示。半导体基底102可以是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)基底。
[0068]半导体基底102包含各种装置区，例如，外围电路区50以及存储器单元阵列区60。存储器单元将形成于存储器单元阵列区60中，以操作为资料储存。外围电路装置将形成于外围电路区50中，以操作为存取及/或控制存储器单元阵列区60中的存储器单元，例如，执行读取/写入/抹除操作。
[0069]形成沟槽104A、沟槽104B和沟槽104C于半导体基底102中，以界定出半导体基底102中的多个主动区103。主动区103用以形成晶体管的源极/漏极区和通道区。沟槽104A和沟槽104B形成于外围电路区50中，而沟槽104C形成于存储器单元阵列区60中。
[0070]沟槽104A、104B、104C自半导体基底102的上表面向下延伸一段深度。在一些实施例中，沟槽104A、沟槽104B和沟槽104C的深度范围在约200纳米至约400纳米。
[0071]沟槽104A、104B、104C的形成包含在半导体基底102上表面之上形成图案化遮罩层(未显示)，并且使用图案化遮罩层刻蚀半导体基底102，以移除半导体基底102未被图案化
遮罩层覆盖的部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：一半导体基底；以及一隔离部件，设置于所述半导体基底中，其中所述隔离部件包括：一衬层，沿着所述隔离部件与所述半导体基底之间的边界设置；一第一氧化物填充层，设置于所述衬层之上；一介电阻挡结构，以封闭环形方式围绕所述第一氧化物填充层；以及一第二氧化物填充层，设置于所述介电阻挡结构之上且邻近所述衬层。2.根据权利要求1所述的半导体结构，其特征在于，所述介电阻挡结构包括：一第一区段，沿着所述第一氧化物填充层的上表面；以及一第二区段，沿着所述第一氧化物填充层的侧壁，且所述介电阻挡结构的所述第二区段的厚度大于所述介电阻挡结构的所述第一区段的厚度。3.根据权利要求2所述的半导体结构，其特征在于，所述介电阻挡结构的所述第二区段包括：一氮氧化硅层；以及一氮化硅层，介于所述衬层与所述氮氧化硅层之间。4.根据权利要求2所述的半导体结构，其特征在于，所述介电阻挡结构的所述第一区段包括介于所述第一氧化物填充层与所述第二氧化物填充层之间的一氮化硅层。5.根据权利要求1所述的半导体结构，其特征在于，更包括：一第二隔离部件，设置于所述半导体基底中，其中所述第二隔离部件包括一第一氮化物填充层；以及一第三隔离部件，设置于所述半导体基底中，其中所述第三隔离部件包括一第二氮化物填充层，其中所述第二氮化物填充层的厚度大于所述第一氮化物填充层的厚度。6.根据权利要求5所述的半导体结构，其特征在于，所述第二隔离部件更包括一第三氧化物填充层，设置于所述第一氮化物填充层之上。7.根据权利要求1所述的半导体结构，其特征在于，所述衬层由氧化硅形成。8.一种半导体结构，其特征在于，包括：一半导体基底；以及一隔离部件，设置于所述半导体基底中，其中所述隔离部件包括：一氮化物填充层；一第一氧化物填充层，设置于所述氮化物填充层之上；一介电阻挡结构，以封闭环形方式围绕所述第一氧化物填充层；以及一第二氧化物填充层，设置于所述介电阻挡结构之上。9.根据权利要求8所述的半导体结构，其特征在于，更包括：一内衬结构，包括：一...

【专利技术属性】
技术研发人员：张维哲，任楷，王喻柏，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：