低导通电阻的超结VDMOS结构制造技术

本发明专利技术提供一种低导通电阻的超结VDMOS结构，该结构包括：位于第一导电类型半导体漏区上的超结结构；超结结构包括第一导电类型及第二导电类型半导体柱；相邻两第一导电类型及第二导电类型半导体柱的交界面部分区域替换为由异质结形成的横向HEMT结构；HEMT结构包括第一半导体材料柱及第二半导体材料柱。通过在超结区域设置异质结形成HEMT结构，引入二维电子气来进行导电，极大地降低器件导通电阻，通过超结结构的第一导电类型半导体柱与第二导电类型半导体柱之间的电位差来控制HEMT结构的关断，保证在源区与漏区之间的低漏压下，二维电子气可存在于异质结表面，有效减低器件的导通电阻；在源区与漏区之间的高漏压下，二维电子气耗尽，器件能够耐受高压。器件能够耐受高压。器件能够耐受高压。

【技术实现步骤摘要】
低导通电阻的超结VDMOS结构


[0001]本专利技术属于功率半导体器件
，特别是涉及一种低导通电阻的超结VDMOS结构。

技术介绍

[0002]目前，功率半导体器件的应用领域越来越广，可广泛地应用于DC
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DC变换器、DC
‑
AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管（vertical double
‑
diffused metal oxide semiconductor field effect transistor，VDMOS）与双极型晶体管相比，具有开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，因而成为目前应用最为广泛的新型功率器件。但常规VDMOS器件也有其天生的缺点，即导通电阻随耐压的增长导致功耗的急剧增加。以超结VDMOS为代表的电荷平衡类器件的出现改善了这一矛盾，降低了导通电阻和耐压之间的制约关系，可同时实现低通态功耗和高阻断电压，因此迅速在各种高能效场合取得应用，市场前景非常广泛。基本的功率超结VDMOS结构为利用相互交替的P柱与N柱代替传统的功率器件的N漂移区，在器件处于关断状态时，在反向偏压下，由于横向电场（x方向）和纵向电场（y方向）的相互作用，p柱区和n柱区将完全耗尽，耗尽区内纵向电场分布趋于均匀，因而理论上击穿电压仅仅依赖于耐压层的厚度，与掺杂浓度无关，耐压层掺杂浓度可以提高将近一个数量级，从而有效地降低了器件的导通电阻，降低导通功耗。
[0003]但是目前的超结VDMOS受到材料限制，半导体材料内载流子的迁移速率以及器件比导通电阻和耐压之间的折衷关系都限制了器件导通电阻的进一步降低。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种低导通电阻的超结VDMOS结构，用于解决现有技术中的超结VDMOS由于受材料限制导致导通电阻无法得到进一步降低等的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种低导通电阻的超结VDMOS结构，所述超结VDMOS结构包括：第一导电类型半导体漏区，位于所述第一导电类型半导体漏区上的超结结构，位于所述超结结构上的第二导电类型半导体体区、第一导电类型半导体源区及栅极结构；所述超结结构包括第一导电类型半导体柱及第二导电类型半导体柱，所述第一导电类型半导体柱与第二导电类型半导体柱横向交替排布，且所述第二导电类型半导体柱位于所述第二导电类型半导体体区下方，所述第一导电类型半导体柱位于所述栅极结构下方；其中，所述超结结构中相邻两所述第一导电类型半导体柱及第二导电类型半导体柱的交界面部分区域替换为由异质结形成的横向HEMT结构；所述HEMT结构包括第一半导体材料柱及第二半导体材料柱，所述第一半导体材料柱设置于所述第一导电类型半导体柱的界面处，所述第二半导体材料柱设置于所述第二导
电类型半导体柱的界面处，且所述HEMT结构位于所述第一导电类型半导体漏区表面上并不与所述第二导电类型半导体体区接触，其中，所述第二半导体材料柱与所述第二导电类型半导体柱的接触表面形成二维电子气，所述第一半导体材料柱与第二半导体材料柱的接触表面形成二维电子气。
[0006]可选地，所述第一导电类型半导体漏区、所述超结结构、所述第二导电类型半导体体区及所述第一导电类型半导体源区的材料为SiC；所述HEMT结构中所述第一半导体材料柱的材料为GaN，所述第二半导体材料柱的材料为AlGaN。
[0007]进一步地，所述第一导电类型半导体漏区、所述超结结构、所述第二导电类型半导体体区及所述第一导电类型半导体源区的材料为4H
‑
SiC。
[0008]可选地，所述第一导电类型半导体漏区、所述超结结构、所述第二导电类型半导体体区及所述第一导电类型半导体源区的材料为Si；所述HEMT结构中所述第一半导体材料柱的材料为GaAs，所述第二半导体材料柱的材料为AlGaAs。
[0009]可选地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
[0010]可选地，所述栅极结构为平面栅极结构或沟槽栅极结构。
[0011]可选地，所述第一导电类型半导体漏区与金属漏极欧姆接触。
[0012]进一步地，所述第二导电类型半导体体区设置有第二导电类型半导体欧姆接触层。
[0013]进一步地，所述第二导电类型半导体欧姆接触层及所述第一导电类型半导体源区与金属源极欧姆接触。
[0014]如上所述，本专利技术的低导通电阻的超结VDMOS结构，通过在超结区域设置异质结形成HEMT结构，引入二维电子气来进行导电，极大地降低器件导通电阻。通过所述超结结构的第一导电类型半导体柱与第二导电类型半导体柱之间的电位差来控制HEMT结构的关断，保证在源区与漏区之间的低漏压下，二维电子气可存在于异质结表面，有效减低器件的导通电阻；在源区与漏区之间的高漏压下，二维电子气耗尽，器件能够耐受高压。所以可达到在保证VDMOS结构高耐压前提下有效降低导通电阻的效果。
附图说明
[0015]图1显示为本专利技术一示例的低导通电阻的超结VDMOS结构的截面示意图，其中栅极结构为平面栅极结构。
[0016]图2显示为本专利技术另一示例的低导通电阻的超结VDMOS结构的截面示意图，其中栅极结构为沟槽栅极结构。
[0017]图3显示为本专利技术的一示例的低导通电阻的超结VDMOS结构中各材料的能带示意图，其中，该能带示意图为各材料在没有互相接触之前的能带示意图。
[0018]图4显示为本专利技术的一示例的低导通电阻的超结VDMOS结构中各材料的能带示意图，其中，该能带示意图为各材料在互相接触后，且Vds=0V时的能带示意图。
[0019]元件标号说明10第一导电类型半导体漏区，11 超结结构，111第一导电类型半导体柱，112第二导电类型半导体柱，12 第一半导体材料柱，13 第二半导体材料柱，14二维电子气，15第二
导电类型半导体体区，16第一导电类型半导体源区，17栅极结构，18金属漏极，19第二导电类型半导体欧姆接触层，20 金属源极。
具体实施方式
[0020]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0021]请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
[0022]如图1及图2所示，本实施例提供一种低导通电阻的超结VDMOS结构，所述超结VDMOS结构包括：第一导电类本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低导通电阻的超结VDMOS结构，其特征在于，所述超结VDMOS结构包括：第一导电类型半导体漏区，位于所述第一导电类型半导体漏区上的超结结构，位于所述超结结构上的第二导电类型半导体体区、第一导电类型半导体源区及栅极结构；所述超结结构包括第一导电类型半导体柱及第二导电类型半导体柱，所述第一导电类型半导体柱与第二导电类型半导体柱横向交替排布，且所述第二导电类型半导体柱位于所述第二导电类型半导体体区下方，所述第一导电类型半导体柱位于所述栅极结构下方；其中，所述超结结构中相邻两所述第一导电类型半导体柱及第二导电类型半导体柱的交界面部分区域替换为由异质结形成的横向HEMT结构；所述HEMT结构包括第一半导体材料柱及第二半导体材料柱，所述第一半导体材料柱设置于所述第一导电类型半导体柱的界面处，所述第二半导体材料柱设置于所述第二导电类型半导体柱的界面处，且所述HEMT结构位于所述第一导电类型半导体漏区表面上并不与所述第二导电类型半导体体区接触，其中，所述第二半导体材料柱与所述第二导电类型半导体柱的接触表面形成二维电子气，所述第一半导体材料柱与第二半导体材料柱的接触表面形成二维电子气。2.根据权利要求1所述的低导通电阻的超结VDMOS结构，其特征在于：所述第一导电类型半导体漏区、所述超结结构、所述第二导电类型半导体体区及所述第一导电类型半导体源区的材料为SiC；所述HEMT结构中所述第一半导体材料柱的材料为G...

【专利技术属性】
技术研发人员：李吕强，陈辉，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：