一种肖特基超结半导体器件及其制造方法技术

本发明专利技术公开了一种肖特基超结半导体器件及其制造方法，该器件包括第一导电类型衬底和与之邻接的第一导电类型外延层或包含在第一导电类型衬底内的第一导电类型外延层，第一导电类型衬底底部的表面形成有阳极金属层，第一导电类型外延层的顶部形成有第一导电类型漂移区，第一导电类型漂移区的顶部形成间隔设置的介电层，介电层封装有栅极金属，介电层之间及顶部形成有阴极金属层，第一导电类型漂移区形成有金属沟槽，金属沟槽的顶面与阴极金属层接触，第一导电类型漂移区上形成有第二导电类型阱区，第二导电类型阱区上形成第二导电类型高掺杂阱区和第一导电类型高掺杂阱区。本发明专利技术具有低导通电阻、高击穿电压和更好的击穿电压均匀性，生产成本低。生产成本低。生产成本低。

【技术实现步骤摘要】
一种肖特基超结半导体器件及其制造方法


[0001]本专利技术涉及半导体领域，具体涉及一种肖特基超结半导体器件及其制造方法。

技术介绍

[0002]在中高压功率半导体器件领域，超结结构(Super Junction)已经被广泛采用，对比传统功率MOSFET器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。
[0003]传统的功率开关MOSFET器件如DMOS(双扩散金属氧化物半导体)和VMOS(垂直金属氧化物半导体)在n型漏极漂移区掺杂浓度是决定器件在“关断”状态下导通电阻和反向击穿电压的主要因素。在n型漏极漂移区，掺杂浓度越高，移动载流子密度越高，器件导通电阻越低。然而，在n型漏极漂移区较高的掺杂浓度也降低了传统开关MOSFET器件的主体/漏极结的击穿电场。为解决这一难题，1990年提出了超结的新概念，将多个柱状P型半导体放置在垂直n型漂移漏极区域内，在顶部开关MOSFET器件和底部阳极电极之间形成柱状P/N结，如图1所示，当SJ MOSFET装置处于零电流开关(ZCS)模式，关闭MOSFET装置阳极，柱状P/N结形成P/N结两侧的耗尽区域。如图2所示，在P/N柱之间的耗尽区域，空间电荷形成水平电场。n型漏极漂移区中，柱状结面上的电场最大，而中心区域的电场较小，形成水平电场。另一方面，在ZCS模式下阳极节点的高压偏置时，垂直电场也从正极区域的底部半导体向垂直n型漏极漂移区域内的顶部半导体表面建立。除了在超结结构中应用的垂直场外，n型漂移漏极耗尽区域的水平电场还有两个重要的影响：1.向柱状P/N结水平方向收集移动载流子(冲击电离源)，以避免到达开关MOSFET的脆弱表面主体/漏极结；2.防止强垂直电场直接从底部区域穿透达到开关MOSFET器件表面主体/漏极结的最大击穿电场。因此，SJ MOSFET器件的击穿电压通过水平电场所产生的空间电荷与耗尽的柱状n型漏极漂移区的掺杂剂浓度所产生的水平电场来改善，同时，柱状n型漏极漂移区较高的掺杂剂浓度使较高的移动载流子密度也降低了MOSFET器件的电阻。
[0004]如图3，具有超结结构的开关MOSFET器件300的原理图由具有栅极311、源极312、沟道313和漏极314的MOSFET器件310和用于P/N超结结构的P/N二极管320表示，从原理图还可以了解到，与传统开关MOSFET器件相比，SJ MOSFET器件300在ZCS模式下的击穿电压可以通过并联反向P/N二极管320与开关MOSFET器件310连接而提高。此外，由于与传统功率MOSFET相比，SJ MOSFET器件具有较低的导通电阻和低电容，因此是高频开关应用的首选器件，包括零电压开关桥(ZVS)。具有超结结构的开关MOSFET器件300中的开关MOSFET器件310在ZVS模式下是开关的。在零电压或同步应用中，MOSFET器件的体二极管不受硬切换向的影响，当SJ MOSFET器件310关闭时，二极管电流与MOSFET沟道进行软换流，二极管恢复电压阻挡能力。然而，当SJ MOSFET器件310关闭时,在ZVS应用的所有条件下，二极管恢复不能被认为是理所当然的，其他因素如瞬态、低反向恢复电荷(Q
rr
)、更短的载流子寿命和软恢复特征仍然是重要的要求。
[0005]目前已知的金属/N半导体肖特基二极管具有与图中所示的P/N二极管具有相似的I
‑
V(电流
‑
电压)特性。如图4，由于可选择各种金属(铂、钨、钼、铬、金属硅化物等以及半导
体(硅、碳化硅、锗、氮化镓等)，金属/N半导体肖特基结可以具有与P/N超结半导体一样好的开启电阻和屏蔽电压。最重要的是，由于肖特基二极管与“少数载流子传输”相比是“多数载流子传输”器件，因此肖特基二极管在ZVS桥接操作中的开关性能优于P/N二极管。在本专利技术中，我们将SJ MOSFET器件的超结结构中以金属/N半导体肖特基二极管取代常规的P/N二极管，使肖特基SJ MOSFET器件可以提高开关特性。
[0006]在本专利技术的一个方面中，与制造P/N SJ MOSFET器件相比，肖特基超结结构用更少的工艺步骤可以制造SJ MOSFET器件。肖特基SJ MOSFET制造的工艺步骤较少，可以降低制造成本，从而产生产品优势。在SJ MOSFET器件的一般制造过程中，需要多次的半导体外延生长和掩蔽步骤，以形成P/N结。而肖特基结可以通过将金属材料沉积到沟槽中来形成，这些沟槽被蚀刻到n型半导体基板中。
[0007]在本专利技术的另一方面，肖特基SJ MOSFET器件相对于P/N超结器件没有电荷不平衡的灵敏度问题。P/N超结的电荷不平衡是导致SJ MOSFET器件在制造过程中出现不均匀电压故障的主要原因。目前已知，由于形成柱状P/N结的浓度不平衡，导致P/N SJ MOSFET器件的击穿电压显著降低，通过增加n型漏极漂移区域的低电阻器件的n型掺杂剂浓度，进一步放大了器件击穿的P/N结浓度不平衡效应。肖特基SJ MOSFET器件作为单侧单极二极管器件，具有更好的器件击穿电压均匀性。

技术实现思路

[0008]为解决上述问题，本专利技术提供的技术方案为：
[0009]一种肖特基超结半导体器件，包括第一导电类型衬底和与所述第一导电类型衬底邻接的第一导电类型外延层或包含在所述第一导电类型衬底内的第一导电类型外延层，所述第一导电类型衬底底部的表面远离所述第一导电类型外延层底部形成有阳极金属层，所述第一导电类型外延层的顶部形成有第一导电类型漂移区，所述第一导电类型漂移区的顶部形成间隔设置的介电层，所述介电层封装有栅极金属，所述介电层之间以及所述介电层的顶部形成有阴极金属层，所述第一导电类型漂移区形成有金属沟槽，所述金属沟槽的顶面与所述阴极金属层接触，所述第一导电类型漂移区上形成有第二导电类型阱区，所述第二导电类型阱区上形成第二导电类型高掺杂阱区和第一导电类型高掺杂阱区，所述第二导电类型高掺杂阱区位于所述第二导电类型阱区和所述第一导电类型高掺杂阱区之间，所述金属沟槽分别与所述第二导电类型阱区、第二导电类型高掺杂阱区和第一导电类型高掺杂阱区接触，所述第二导电类型阱区与所述介电层之间形成第二导电类型沟槽区。
[0010]本专利技术进一步设置为所述金属沟槽依次延伸贯穿所述第一导电类型高掺杂阱区、第二导电类型高掺杂阱区、第二导电类型阱区和第一导电类型漂移区延伸至所述第一导电类型外延层中。
[0011]本专利技术进一步设置为所述第一导电类型衬底为第一导体类型高掺杂区，所述第一导电类型外延层为第一导体类型低掺杂区。
[0012]本专利技术进一步设置为所述第一导电类型漂移区的掺杂浓度介于所述第一导电类型衬底和所述第一导电类型外延层的掺杂浓度之间。
[0013]本专利技术进一步设置为所述阳极金属层远离所述第一导电类型衬底的表面形成有阳极电极，所述阴极金属层远离所述第一导电类型漂移区的表面形成有阴极电极。
[0014]一种肖特基超结半导体器件的制造方法，包括步骤：
[0015]提供衬底，于所述衬底的表面形成第一导电类型漂移本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种肖特基超结半导体器件，其特征在于，包括第一导电类型衬底和与所述第一导电类型衬底邻接的第一导电类型外延层或包含在所述第一导电类型衬底内的第一导电类型外延层，所述第一导电类型衬底底部的表面远离所述第一导电类型外延层形成有阳极金属层，所述第一导电类型外延层的顶部形成有第一导电类型漂移区，所述第一导电类型漂移区的顶部形成间隔设置的介电层，所述介电层封装有栅极金属，所述介电层之间以及所述介电层的顶部形成有阴极金属层，所述第一导电类型漂移区形成有金属沟槽，所述金属沟槽的顶面与所述阴极金属层接触，所述第一导电类型漂移区上形成有第二导电类型阱区，所述第二导电类型阱区上形成第二导电类型高掺杂阱区和第一导电类型高掺杂阱区，所述第二导电类型高掺杂阱区位于所述第二导电类型阱区和所述第一导电类型高掺杂阱区之间，所述金属沟槽分别与所述第二导电类型阱区、第二导电类型高掺杂阱区和第一导电类型高掺杂阱区接触，所述第二导电类型阱区与所述介电层之间形成第二导电类型沟槽区。2.根据权利要求1所述的一种肖特基超结半导体器件，其特征在于，所述金属沟槽依次延伸贯穿所述第一导电类型高掺杂阱区、第二导电类型高掺杂阱区、第二导电类型阱区和第一导电类型漂移区延伸至所述第一导电类型外延层中。3.根据权利要求1所述的一种肖特基超结半导体器件，其特征在于，所述第一导电类型衬底为第一导体类型高掺杂区，所述第一导电类型外延层为第一导体类型低掺杂区。4.根据权利要求3所述的一种肖特基超结半导体器件，...

【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：