非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器技术

本申请涉及一种非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器，其中，所述非易失性存储器的自对准浮栅生成方法通过在非易失性存储器单元的侧壁形成第二介电层侧壁衬垫，使得利用氧化处理工艺在浅沟槽的表面形成沟槽氧化物衬垫期间密封了浮栅，从而有效阻隔了氧气，防止氧气进入浮栅内部，从而避免了在浮栅的周围产生鸟嘴状氧化物，不但使得浮栅和隧穿氧化物形状规则，隧穿氧化物具有高均匀性，而且扩展了将浮栅非易失性存储器缩小到由先进的纳米制造工艺技术所提供的最小特征尺寸的能力。征尺寸的能力。征尺寸的能力。

【技术实现步骤摘要】
非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器


[0001]本申请涉及半导体
，特别是涉及一种非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器。

技术介绍

[0002]非易失性存储器(NVM，Non
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Volatile Memory)，尤其是电子可擦除可编程式只读存储器(EEPROM，Electrically Erasable，Programmable Read
‑
Only Memories)，在从计算机、电子通信硬件到消费性电器产品(consumer appliance)的一系列电子设备中具有广泛的适用性。一般来说，电子可擦除可编程式只读存储器在非易失性存储器领域中存在一种机制，使得其即使在断电的情况下也可以保存固件(firmware)和数据，并且可以根据需要进行更改固件(firmware)和数据。
[0003]通过将电荷载流子从金属氧化物半导体场效应晶体管(MOSFET)的衬底注入电荷存储层，调制MOSFET管的阈值电压(装置开/关电压)，从而将数据存储在电子可擦除可编程式只读存储器单元装置中。例如，对于N沟道MOSFET器件，在导电浮栅(conducting floating
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gate)中，或在电介质层(dielectric layer，)中，或在FET沟道区上方的纳米晶体(nano
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crystals)中，电子的积累导致MOSFET器件呈现相对高的阈值电压状态。通过从存储层移除存储的电荷，在电子可擦除可编程式只读存储器单元器件中擦除数据。
[0004]Flash EEPROM可视为单元阵列中专门配置的电子可擦除可编程式只读存储器，仅可在全局或逐扇区的基础上擦除。根据闪存储器阵列中的存储器单元装置连接的配置，Flash EEPROM阵列也分类为NOR闪存阵列(并联，parallel connections)和NAND闪存阵列(串联，series connections)。由于图1所示的具有用于电荷存储的多晶硅浮栅(poly
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silicon floating
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gate)的闪存电子可擦除可编程式只读存储器(Flash EEPROM)提供了高质量的且可靠的非易失性数据存储，所以浮栅非易失性存储器(floating
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gate NVM)器件的制造工艺技术已经成为NAND闪存存储器和NOR闪存存储器的主要制造方法。图2为传统浮栅非易失性存储器的器件截面图。
[0005]在按比例缩小闪存以实现更高密度和更低制造成本的过程中，对准已成为亚微米浮栅非易失性存储器制造工艺技术中关于形成浮栅和形成存储器件有效区(即器件的沟道和源漏区)的两个掩模工艺步骤的最关键问题。如图3所示的存储器阵列中的浮栅非易失性存储器器件的截面图，存储器阵列中的浮栅和器件有源区之间的双掩模未对准可能导致器件的功能失效，产生器件失效点(Device failure point)，从而导致闪存制造的低良率。为了解决未对准问题并提高闪存制造良率，自对准浮栅工艺(self
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aligned floating
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gate)和浅沟槽隔离(Shallow Trench Isolation，STI)工艺首先被引入到亚微米制造工艺技术(sub
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micron fabrication process technology)中。仅应用单个浮栅或有效区掩模的自对准浮栅工艺
‑
浅沟槽隔离工艺提供了在一个掩模工艺步骤中同時形成浮栅和存储器件有效区的工艺方法。
[0006]自对准浮栅
‑
浅沟槽隔离工艺的工艺流程简述如下:(1)通过离子注入形成非易失性存储器单元阵列的井(well)；(2)在硅衬底上生长隧穿氧化物；(3)在隧穿氧化物顶部沉积多晶硅薄膜；(4)N型杂质注入多晶硅薄膜用于浮栅导电性；(5)在多晶硅薄膜上沉积用于刻蚀硬掩模的介质材料薄膜；(6)浮栅
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浅沟槽隔离掩模，用于刻蚀介质材料薄膜，形成硬掩模图形；(7)刻蚀多晶硅/隧穿氧化物/硅衬底，形成自对准浮栅和浅沟槽；(8)使用高温氧化工艺，沿浅槽壁形成氧化物衬垫；(9)在硅片上沉积用于填充浅沟槽的氧化物；(10))抛光填充的氧化物，使硅片表面平整；(11)场氧化凹槽刻蚀到硅衬底的水平高度；(12)剥离硬掩模，完成整个自对准浮栅
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浅沟槽隔离工艺过程。
[0007]虽然自对准浮栅
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浅沟槽隔离(STI)工艺解决了非易失性存储器器件的浮栅和有源区的未对准问题，但自对准浮栅
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浅沟槽隔离(STI)工艺中的另一个制造问题也因纳米制造工艺技术中的较小几何尺寸(也可以称之为，最小特征尺寸，the minimum feature size)的制造能力而出现，该制造问题由用于形成沟槽衬里的高温氧化工艺，由上述工艺流程简述中的步骤(8)中的浮栅氧化引起。如图4所示，浮栅氧化增大了多晶硅浮栅边缘的隧穿氧化层厚度，缩小多晶硅浮栅尺寸，生长了鸟嘴状(Bird
’
s beak)的氧化物。这种多晶硅浮栅的不太可控的过生长氧化物对存储器阵列中的非易失性数据存单元器件的均匀性具有巨大的影响。在一些极端情况下，具有不规则形状的浮栅对浮栅非易失性存储器件可能使器件的电操作(读取、编程和擦除)完全失败，特别是基于采用福勒
‑
诺德海姆隧穿原理(Fowler
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Nordheim tunneling scheme)编程和擦除的操作。存储器阵列中非易失性存储器件的浮栅的不规则形状也是实现浮栅闪存将单元器件尺寸缩小到先进纳米制造工艺技术所能提供的最小特征的主要障碍之一。
[0008]综上，传统的自对准浮栅
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浅沟槽隔离工艺由于产生了鸟嘴状氧化物，导致隧穿氧化物形状不规则，从而导致隧穿氧化物均匀性大大降低。

技术实现思路

[0009]基于此，有必要针对传统的自对准浮栅
‑
浅沟槽隔离工艺由于产生了鸟嘴状氧化物，导致隧穿氧化物形状不规则，从而导致隧穿氧化物均匀性大大降低的问题，提供一种非易失性存储器的自对准浮栅生成方法及系统。
[0010]一方面，本申请提供一种非易失性存储器的自对准浮栅生成方法，所述非易失性存储器的自对准浮栅生成方法包括：
[0011]生成衬底；
[0012]在所述衬底的表面生成隧穿氧化物层；
[0013]在隧穿氧化物层的顶部沉积多晶硅膜层；所述多晶硅膜层作为非易失性存储器中的浮栅；
[0014]在隧穿氧化物层的顶部沉积第一介电层；
[0015]利用浅沟槽隔离工艺，先采用第一反应离子蚀刻工序刻蚀第一介电层至多晶硅膜层的表面，完成光刻胶的图形转移，再采用第二反应离子蚀刻工序刻蚀多晶硅膜层至隧穿氧化物层的表面，最终采用第三反应离子蚀刻工序刻蚀隧穿氧化物层至衬底的表面，在衬底的表面形成多个间隔设本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器的自对准浮栅生成方法，其特征在于，所述方法包括：生成衬底；在所述衬底的表面生成隧穿氧化物层；在隧穿氧化物层的顶部沉积多晶硅膜层；所述多晶硅膜层作为非易失性存储器中的浮栅；在隧穿氧化物层的顶部沉积第一介电层；利用浅沟槽隔离工艺，先采用第一反应离子蚀刻工序刻蚀第一介电层至多晶硅膜层的表面形成硬掩模，以完成光刻胶的图形转移，再采用第二反应离子蚀刻工序刻蚀多晶硅膜层至隧穿氧化物层的表面，最终采用第三反应离子蚀刻工序刻蚀隧穿氧化物层至衬底的表面，在衬底的表面形成多个间隔设置且互联的非易失性存储器单元；每一个非易失性存储器单元包括第一介电层、多晶硅膜层和隧穿氧化物层；在刻蚀后的衬底及多个非易失性存储器单元的表面保形沉积第二介电层；所述第二介电层不透氧；采用第四反应离子蚀刻工序刻蚀第二介电层至衬底的表面，在每一个非易失性存储器单元的侧壁形成第二介电层侧壁衬垫；采用第五反应离子蚀刻工序刻蚀衬底，在每相邻两个非易失性存储器单元之间形成浅沟槽；利用氧化处理工艺在浅沟槽的表面形成沟槽氧化物衬垫。2.根据权利要求1所述的非易失性存储器的自对准浮栅生成方法，在所述利用氧化处理工艺在浅沟槽的表面形成沟槽氧化物衬垫之后，所述方法还包括：向浅沟槽内填充氧化物，形成场氧化物区；利用化学机械抛光工艺对场氧化物区抛...

【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：