【技术实现步骤摘要】
一种超短沟道NOR闪存阵列、制造工艺及编程方法
[0001]本专利技术涉及半导体非易失性存储器阵列，具体涉及一种超短沟道NOR闪存阵列、制造工艺及编程方法。
技术介绍
[0002]Flash EEPROM可以被视为一个进入单元阵列的专门配置的EEPROM，能够在全局或按扇区的基础上被擦除。根据闪存阵列中的存储单元连接的配置，闪存NVM阵列也被分类为NOR闪存和NAND闪存。
[0003]NOR类型闪存阵列为并联连接NVM单元，如附图1所示，NVM单元器件对10的所有源电极连接到公共源11，并且NVM单元的所有漏极分别通过金属触点12连接到多个位线。附图1为“MxN”NOR型闪存阵列的记忆单元体原理图，每个字线W
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包含“M”个NVM记忆单元体的控制栅，其单独的漏极连接到金属位线B
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，对于i＝1，..，M，通过漏极触点12和每个位线B
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与“N”个NVM记忆单元漏极相连，阵列中水平NVM单元对的所有共同源电极都连接起来，形成一个单一的共同源线CS。当选择某一个字线时，所选字线下的整个“M”个NVM单元格将被激活。另一方面，阵列中未被选择的字线下的NVM单元格与其相对应的金属位线B
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电分离。所选的NVM单元格的漏极上的电响应可以通过其附加的金属位线检测到。由于电偏置和信号通过金属位线和金属接触直接加到NOR型闪存阵列中选择的NVM单元格的电极，因此与对应部分NAND型闪存阵列相比，NOR型闪存阵列的读取时间更快，编程操作电压更低。>[0004]NAND类型闪存阵列为串联连接NVM单元，如附图2所示，与具有源极
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源电极连接和漏极
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漏极连接配置的NOR型闪存阵列不同，NAND型闪存阵列将NVM单元的漏极电极连接到下一个相邻单元的源极电极。通常，连接在一个NAND串中的NVM细胞的数量从8个记忆单元到256个记忆单元，这取决于工艺技术节点的生成。附图2为“MxN”NAND型闪存阵列的记忆单元体原理图，阵列包含“M”条NAND串，每个NAND单元串包含“p”个NVM记忆单元(p＝8～256)和一个选择晶体管，将单元串连接到每个主金属位线B
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，每个金属位线都附有“q”个N记忆单元AND单元串20。因此，对于一个“MxN”NAND阵列，附着在单个主金属位线上的总NVM单元格为N＝p*q。由于NVM记忆单元的源极和漏极在NAND单元串中彼此重叠，因此NVM单元在连接的NVM单元之间没有接触，除了放置在将NAND串连接到主金属位线的一个接触。通常，一条主金属位线垂直连接几个NAND字符串，而公共源线(CS)在NAND闪存阵列中水平运行。相比之下，NOR型闪存阵列中的每个NVM记忆单元都有一个接触点，用于将单个记忆单元的漏极连接到主金属位线上。NOR型闪存阵列相当于具有p＝1的NAND型闪存阵列。通常，NOR型闪存阵列中的单个NOR型NVM单元接触的面积为9～10F2，而在NAND闪存阵列中没有接触面积的NAND型NVM单元大小为4～5F2，其中F为一个工艺技术节点的最小特征尺寸。因此，对于具有相同处理技术节点、相同存储器密度，用于NAND型闪存阵列的芯片单元阵列面积小于NOR型闪存阵列(约40％至约50％)。在相同的位存储容量下，NAND型闪存的单元阵列区域和成本上比NOR型闪存有优势。
[0005]另一方面，要访问NAND串中的NAND闪存记忆单元，需要施加足够的高压到串中未
选择的NVM单元的控制栅，以便将电偏置传递给所选NVM单元的源极和漏极。访问时间包括将未选择的门充电到足够高的电压以打开NAND串中的NVM单元以传递电偏置，因此所需的时间是非常长的，通常需要几十微秒，与典型NOR型闪存几十纳秒的访问时间相比相形见绌。对于随机读取，NOR闪存比NAND闪存快几百到数千倍。NAND闪存的缓慢随机访问时间的缩短阻碍了程序代码存储的应用，其中执行程序代码需要纳秒的访问时间。
[0006]对于编程方法，NOR型闪存采用热载波注入(HCI)方式，NAND闪存采用Fowler
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Nordheim(F/N)隧穿方式。NOR闪存编程的HCI方案采用0V的源极电压、电压在4V到6V左右的漏极电压和大概和漏极相同的栅极电压，脉冲持续时间为几百个纳秒到几十个微秒。而F/N隧穿方式需要更高的应用电压，16V到24V，在更长的脉冲持续时间为几百个微秒到几十个毫秒。因此，NOR型闪存记忆单元体的每次脉冲的编程持续时间比NAND型闪存记忆单元体的编程持续时间短几个数量级。虽然HCI方式的每个脉冲编程时间比F/N隧穿方式短得多，但HCI方式的编程电流(约百个微安培)远高于F/N隧道方案的编程电流(小于十个纳安培)。在片上高压电荷泵电路有限的供电流能力下，F/N隧穿方式可以比HCI方式同时能编程更多的存储单元。
[0007]在众所周知的摩尔定律微缩的技术道路小于100纳米工艺节点基础上，NOR型闪存遇到最困难的技术难题，那就是HCI编程中高源漏电压差击穿记忆单元晶体管。已知，当单元器件的栅长度缩短到更小的栅长度时，器件的源漏击穿电压相应地下降。晶体管栅极长度小于100纳米的一般器件源漏击穿电压小于3V，低于HCI方式施加的源
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漏极电压偏置(4V～6V)。对于NOR闪存制造工艺，单元晶体管击穿问题阻碍NOR型闪存的栅长进一步缩小到100纳米以下。
技术实现思路
[0008]为解决上述问题，本专利技术提供的技术方案为：
[0009]一种超短沟道NOR闪存阵列，包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线，所述NVM单元的漏极上连接有金属触点，处于第二方向上的所述NVM单元的所述金属触点依次连接形成金属位线，所述字线的宽度、所述公共源极线的宽度、所述金属触点的长宽、所述金属位线的宽度和相邻所述金属位线的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸，F小于100nm。
[0010]本专利技术进一步设置为相邻所述金属位线之间的区域为场氧化隔离区。
[0011]本专利技术进一步设置为所述第一方向和所述第二方向相互垂直，所述金属触点的中心位置到其最近的所述字线的距离为0.5F～1F。
[0012]本专利技术进一步设置为所述NVM单元在第一方向上的尺寸为2F，所述NVM单元在第二方向上的尺寸为2F～2.5F，所述NVM单元的面积为4F2～5F2。
[0013]一种超短沟道NOR闪存阵列的制造工艺，包括：
[0014]提供一P型硅衬底，离子注入到所述P型硅衬底中形成P型阱，用于NVM单元器件的阈值电压调试、防击穿、场隔离和N型深阱隔离；
[0015]隧穿氧化物于所述P型硅衬底上生长，生成隧穿氧化层；
[0016]于所述隧穿氧本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种超短沟道NOR闪存阵列，其特征在于，包括阵列排布的NVM单元，处于第一方向上的所述NVM单元的控制栅极依次连接形成字线，处于第二方向上且相邻的所述NVM单元构成NVM单元对，所述NVM单元对中的所述NVM单元的源极公用同一源极，处于第一方向上的所述NVM单元的源极依次连接形成公共源极线，所述NVM单元的漏极上连接有金属触点，处于第二方向上的所述NVM单元的所述金属触点依次连接形成金属位线，所述字线的宽度、所述公共源极线的宽度、所述金属触点的长宽、所述金属位线的宽度和相邻所述金属位线的间距均为F，F为半导体制造工艺技术节点的最小特征尺寸，F小于100nm。2.根据权利要求1所述的一种超短沟道NOR闪存阵列，其特征在于，相邻所述金属位线之间的区域为场氧化隔离区。3.根据权利要求1所述的一种超短沟道NOR闪存阵列，其特征在于，所述第一方向和所述第二方向相互垂直，所述金属触点的中心位置到其最近的所述字线的距离为0.5F～1F。4.根据权利要求3所述的一种超短沟道NOR闪存阵列，其特征在于，所述NVM单元在第一方向上的尺寸为2F，所述NVM单元在第二方向上的尺寸为2F～2.5F，所述NVM单元的面积为4F2～5F2。5.一种超短沟道NOR闪存阵列的制造工艺，其特征在于，包括：提供一P型硅衬底，离子注入到所述P型硅衬底中形成P型阱，用于NVM单元器件的阈值电压调试、防击穿、场隔离和N型深阱隔离；隧穿氧化物于所述P型硅衬底上生长，生成隧穿氧化层；于所述隧穿氧化层上沉积一层多晶硅薄膜；采用最小阻断宽度为F和最小间距宽度为F的阵列隔离掩膜，于所述多晶硅薄膜表面生成主动区域和场氧化隔离区域；于浮栅上沉积氧化硅膜和氮化硅膜，形成耦合介电质；在形成外围MOSFET器件的栅氧化硅层后，于所述...
【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：
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