数字感知器装置及操作数字感知器装置的方法制造方法及图纸

本发明专利技术揭示了一种数字感知器装置及操作数字感知器装置的方法。本发明专利技术的工作数字感知器根据储存于一内容存储器阵列的数字内容数据的数据库来处理输入数字信息，并输出储存于一回应存储器阵列的对应数字数据。再者，该工作数字感知器内的该内容存储器阵列及该回应存储器阵列由闩锁器型的存储器单元所组成，以管理快速及频繁改变的数字处理环境，类似人类大脑中工作存储区的信息处理功能。大脑中工作存储区的信息处理功能。大脑中工作存储区的信息处理功能。

【技术实现步骤摘要】
数字感知器装置及操作数字感知器装置的方法


[0001]本专利技术是有关于一种无须计算的数字内存储(in-memory)处理器。亦即，根据储存于一易失性(volatile)内容存储器的数字内容数据的数据库，该数字内存储处理器处理输入数字信息，并输出储存于一易失性回应存储器的对应数字回应数据。特别地，为因应新的数字处理环境，可快速更新该数字内存储处理器内的内容存储器及回应存储器。

技术介绍

[0002]如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程序控制单元14。在计算行程(computation process)之前，由该程序控制单元14设定CPU 10指向储存在主存储器11中起始(initial)指令的起始地址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的地址指标(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理所述数字数据。一般而言，CPU 10的数字逻辑运算行程是同步执行的且由一组预先写好并储存于存储器的循序指令所驱动。
[0003]数字计算所消耗的功率可利用数学式表示为P～f
×
C
×
V
DD2
，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及V
DD
表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(bus lines)与主动电路(暂存器(register)、逻辑栅(logic gate)及多工器(multiplexer))的总电容。要完成该运算处理步骤的存储器存取频率越高，数字处理器就必需消耗越多能量及时间。
[0004]在生物的神经系统(biologic nerve system)中，由连接至该神经系统的多个感知器官场(field)接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经信号以电气脉波(electrical pulse)的型式和感受体(receptor)场内产生的神经传导素(neural transmitter)(分子(molecules))的型式传送，以触发该神经系统中的神经网路的下一个连接层的活化(activation)。通过该神经系统的神经网路硬体的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptive field)，各神经网路层平行处理并撷取信息。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字数据的多个逻辑计算，信息处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed-forward)方式传播。因此，就信息处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式是优于目前计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。
[0005]受神经网路的信息平行处理所启发，申请人专利技术一数字存储器处理器，类似于神
经网路系统的信息处理，是在一个前馈步骤内，直接藉由该处理器的存储器硬体来平行处理数字信号。数字信息处理的数字符号(symbol)通常以一连串混合0与1的位(bit)(二进位数字)来表示，其中在数字电路中是通过分别施加正电压V
DD
及接地电压V
SS
来提供0与1的信号。一个具有多个位(以代表特定输入内容信息)的输入数字符号可以被该存储器处理器智慧化地处理(intelligently processed)以输出代表感知/回应信息的另一数字符号，故该存储器处理器被给于”数字感知器”的名称。”智慧化地处理”的涵义是根据一池子(pool)的已知数字”内容”知识，输入数字”内容”能独立自主地(autonomously)产生该感知/回应信息。相较于上述的”内容”处理，CPU利用逻辑操作及指向地址的位置的存储器来处理数字信息，而现场可程序化逻辑栅阵列(field programmable gate array)是通过连接来规划(configure)其地址多工器，以撷取出其内部查找表(look-up table)的逻辑内容以进行数字信息处理。
[0006]该数字感知器可被规划为储存一群数字内容符号及其对应的数字输出符号于存储器单元内，类似于内建(built-in)神经网路硬体。该群数字内容符号代表现实世界的不同情境，如同上述的数字内容。所述对应的数字输出符号可以是数字命令(command)以驱动一类比装置，或是其他数字感知器的输入数字符号。在中华人民共和国专利公告号CN 107153872B的揭露内容，申请人将可规划(configurable)非易失性存储器阵列应用于数字感知器，以储存数字内容符号及数字感知/回应符号。对不同行程(process)，可对所述非易失性存储器阵列进行多次规划以回应新信息处理环境，例如从新输入数据组或新应用的演算法所取得的更新数字信息。

技术实现思路

[0007]本专利技术提供了一种数字感知器装置及操作数字感知器装置的方法，以管理快速及频繁改变的数字处理环境，类似人类大脑中工作存储区的信息处理功能。
[0008]一方面，本专利技术提供了一种数字感知器装置，包含：
[0009]一易失性内容存储器阵列，具有m行
×
n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号预存于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；
[0010]一检测及驱动电路，根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一易失性回应存储器阵列的m条第二字线；以及
[0011]所述易失性回应存储器阵列，具有m行
×
q列个第二存储器元件，其中所述m行的第二存储器元件分别预存m个q位回应符号，其中当一行的第二存储器元件接收到一启动的第二切换信号时，所述行的第二存储器元件被接通以输出其预存的q位回应符号当作一个q位输出符号。
[0012]一方面，本专利技术提供了一种操作一数字感知器装置的方法，所述数字感知器装置包含一易失性内容存储器阵列以及一易失性回应存储器阵列，所述方法包含：
[0013]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字感知器装置，其特征在于，包含：一易失性内容存储器阵列，具有m行
×
n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号预存于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；一检测及驱动电路，根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一易失性回应存储器阵列的m条第二字线；以及所述易失性回应存储器阵列，具有m行
×
q列个第二存储器元件，其中所述m行的第二存储器元件分别预存m个q位回应符号，其中当一行的第二存储器元件接收到一启动的第二切换信号时，所述行的第二存储器元件被接通以输出其预存的q位回应符号当作一个q位输出符号。2.如权利要求1所述的数字感知器装置，其特征在于，当所有的第二切换信号都失效时，所述易失性回应存储器阵列不会输出任何q位回应符号。3.如权利要求1所述的数字感知器装置，其特征在于，所述检测及驱动电路回应一第一控制信号、所述m个指示信号以及所述m个第一切换信号，启动所述m个第二切换信号中的一个或零个第二切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一时，所述匹配信号被启动。4.如权利要求3所述的数字感知器装置，其特征在于，所述检测及驱动电路包含m个感测元件，各感测元件包含：一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；一正反器，连接在所述匹配检测器及一驱动单元之间，用以回应所述第一控制信号以储存所述感测信号；以及所述驱动单元，用以回应所述感测信号及一对应第一字线上的一对应第一切换信号，启动一对应第二切换信号。5.如权利要求4所述的数字感知器装置，其特征在于，各匹配检测器包含：一第一PMOS装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一PMOS装置的栅极接收所述第一控制信号；一第二PMOS装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二PMOS装置的栅极连接所述第一连接节点；一反相器，连接在所述第一连接节点及所述正反器之间，用以将所述对应指示信号反相为所述感测信号；以及一电容器，连接在所述第一连接节点及一接地节点之间；其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。6.如权利要求3所述的数字感知器装置，其特征在于，更包含：一输入汇流排，接收所述n位输入信号；以及一输入缓冲器及驱动单元，连接于所述易失性内容存储器阵列的n个互补搜寻线对以
及所述输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对。7.如权利要求3所述的数字感知器装置，其特征在于，更包含：一输出汇流排；以及一输出缓冲器及驱动单元，位于所述易失性回应存储器阵列的q个互补第二位线对以及所述输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述易失性回应存储器阵列的q个互补第二位线对取决于所述第一控制信号，以及其中所述输出缓冲器及驱动单元是否电气连接至所述输出汇流排取决于所述匹配信号。8.如权利要求3所述的数字感知器装置，其特征在于，更包含：一字线解码器及驱动器电路，解码一地址信号、启动所述m个第一切换信号之一以及分别施加所述m个第一切换信号至所述m条第一字线；一个n位数据汇流排；一个q位数据汇流排；一个n位写入驱动器电路，根据一第二控制信号连接至所述n位数据汇流排，以及根据一第三控制信号及所述被启动的第一切换信号，将来自所述n位数据汇流排的m个n位内容符号之一写入至所述易失性内容存储器阵列；以及一个q位写入驱动器电路，根据所述第二控制信号连接至所述q位数据汇流排，以及根据所述第三控制信号及所述被启动的第二切换信号，将来自所述q位数据汇流排的m个n位回应符号之一写入至所述易失性回应存储器阵列；其中，在所述第一控制信号被启动之前，所述第二控制信号及所述第三控制信号先被启动。9.如权利要求1所述的数字感知器装置，其特征在于，所述易失性内容存储器阵列包含：m条匹配线，各匹配线产生一对应指示信号且是由一对应行中多个第一存储器元件的切换晶体管相串联所组成；n个互补搜寻线对，接收所述n位输入符号，各互补搜寻线对连接至一列的多个第一存储器元件；n个互补第一位线对，接收所述m个n位内容符号，各互补第一位线对连接至一列的多个第一存储器元件；以及一共源极线，用以将所述匹配线的同侧端点连接起来至一预设的电压端。10.如权利要求9所述的数字感知器装置，其特征在于，各第一存储器元件包含：一静态随机存取存储器单元，包含：一闩锁器，具一第一输出节点及一第二输出节点；以及一第一存取晶体管及一第二存取晶体管，其...

【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：