肖特基二极管制造技术

本发明专利技术肖特基二极管具有由位于半导体基体或基板内之一掺杂井顶侧之一薄金属层及／或金属硅化物所形成之一肖特基结。与ＣＭＯＳ井上之低阻抗接触之制程不同，在较佳实施例中，一精准的钛不被施加至高掺杂接触区域，而是被施加至掺杂井之轻掺杂半导体材料，例如高电压晶体管制造用之ＨＶ井。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系关于可在CMOS制程内容中制造的肖特基二极管。如果施加做为表面接触之一金属层至一微弱的导电掺杂的半导体材料，于半导体材料之一边缘区域内-邻近金属-形成一个与电荷载子有关之被充满(enrich)或空乏(deplete)的层，依据所使用的材料而定。在一空乏边缘层的情况中，所获得的金属半导体接触因此具有可与半导体材料中之pn结相比较的特性。此种类似二极管金属半导体接触是由W.Schottky(肖特基)所专利技术，因此被称为肖特基二极管。肖特基二极管具有以高电阻为特性之逆向(inverse direction)，以及一顺向(forward direction)，于顺向中，肖特基二极管可依据所施加之电压的极性而操作。虽然肖特基二极管没有习知具有pn结的二极管的阻挡能力，但其可以被一小顺向电压所区别。因此，在CMOS技术中也有肖特基二极管的需要，尤其是在高频电路中。然而，在CMOS制程中制造肖特基二极管是困难的，因为现有的半导体层对肖特基二极管而言通常具有太高的掺杂。在CMOS制程的内容中，为了制造晶体管，被互补地掺杂的井区(doped well)在一个通常是p导电半导体基体或基板中被制造。n掺杂的井被设置在基板的半导体材料中，而p掺杂的基板被设致于n掺杂的井中。被掺杂井所占用的体积在每一情况中延伸至基板的顶侧。在井区的接口的上部边缘，也就是说基板的顶侧，藉由半导体材料的氧化或称为STI(shallow trench isolation，浅沟槽隔离)区域形成隔离区域，并在基板顶侧将井互相隔离。为了井的电性连接，施加一金属接触，其最好是由一接触孔填充(via，穿孔)所形成，也就是说在井上方介电层中蚀刻掉之接触孔的金属化填充(via hole，穿透孔)。为获得接触金属与半导体材料之间的低阻抗结，此接触被施加至形成于井中并具有相同导电符号之高掺杂接触区域。美国第4,874,714专利描述一种在CMOS制程中制造侧面肖特基二极管的方法。在弱n掺杂半导体材料上之做为肖特基二极管之硅化物半导体结藉由半导体基体顶侧上之间隔而与一低阻抗金属半导体接触隔离。DE 198 24 417 A1描述一种积体化的肖特基二极管，其中一低阻抗n导电层出现在n型井中，该层被提供一肖特基接触并且被一导环包围。该肖特基接触被设计为围绕一中央pn结的环。JP2000174293揭露半导体材料上之钛硅化物适合形成一肖特基二极管。本专利技术之一目的在提供一种改善的肖特基二极管结构，其可在不需要CMOS制程中重大额外花费的情况下实现。本专利技术之目的藉由具有权利要求第1项特征之肖特基二极管而达成。其它的改善则呈现在权利要求的附属项中。依据本专利技术之肖特基二极管具有藉由半导体本体或基板内之半掺杂的井的顶侧之一薄金属层及/或金属硅化物所形成之肖特基结。对照所介绍之CMOS井上之低阻抗接触的制造，一金属，在本实施例中将是钛，并非被施加至高掺杂接触区域，而是施加于掺杂井之轻掺杂半导体材料，例如高电压晶体管制造之HV井。薄金属层较好是藉由所谓的衬垫(liner)所形成，其于一接触孔填充的情况中被当成防止半导体材料至金属内的向外扩散，并用以改进半导体材料上之接触的黏着特性。此榇垫以半导体材料上之一薄层出现，或是在另一实施例中，位于半导体材料上方之同样的金属硅化物上。肖特基二极管之电性连接是藉由在基板顶侧之接触孔填充或基板内的衬垫而形成。肖特基二极管的操作特性必需由平行于基板表面的电流控制，并且由设计肖特基结的侧面边缘而被改善，因此它们只要是可能的，尤其是大的曲线。经由轻掺杂接触区域至轻掺杂井之电性连接最好是以如此的方式作用，即在由衬垫或金属硅化物层所形成之肖特基结与高掺杂接触区域之一侧面边缘-面对肖特基结 -之间有一个足够的固定距离。尤其是，此金属硅化物层及高度掺杂接触区域可以被形成手指形状的图案，并以似梳方式互相啮合。依据本专利技术之肖特基二极管使用图一至五所示之实施例而被详细描述。图一及二表示依据本专利技术之肖特基二极管之剖面图。图三及图四表示依据图二之实施例之平面图。图五表示另一实施例之平面图。图一表示形成于半导体基体或基板1内之掺杂的井2，3，且被设置为一者在另一者之中。于此情况中，基板1系一p导电基板，而掺杂井系一较低的高电压n型井HVn以及一较高电压p型井HVp埋入其中，如同一般对应组件用之CMOS制程。为了内部掺杂井2的电性连接，出现至少一接触区域4，其于本例中为了低接触电阻而被高度掺杂，p+掺杂。于此例中，掺杂的井2被设置于另一掺杂井3之中，其中半导体材料为相反导电符号而被掺杂，于此情况中是n导电。于此例中，为了电性接触，另一掺杂井被提供至少一具有相同导电性符号(n+掺杂)之高度掺杂接触区域并允许肖特基二极管相对于基板1的遮蔽。掺杂的井2，3被提供隔离区域Ox。于此例中的基板1具有p+掺杂之电性连接用之接触区域6。于此例中，肖特基二极管之电性接触系藉由被导入覆盖于组件顶侧之介电层11中之接触孔KL内之接触孔填充8，9而实现。此接触孔填充以做为衬垫7之薄金属应用为前提。此衬垫7出现在做为肖特基结之接触孔填充8与掺杂井2之间的边界以及接触孔填充9与本身具有来自CMOS制程之已知的功能的高度掺杂区域4，5，6之间。为形成肖特基二极管，在衬垫7与掺杂井2之半导体材料之间可能是额外的金属层。图二说明另一实施例，其中肖特基二极管形成于p导电基板1中之一高电压n型井HVn之上。于此情况中，掺杂井2以高度n导电形式被掺杂。用以形成肖特基二极管之独立部份之接触孔填充8之设置于此相对于图一之实施例而被修改。参考标号指示对应图一的部份。肖特基结之侧面边缘最好被设计为尽可能地长。这因此是较好的，如果，假设金属硅化物层10的出现，其边缘被形成在层平面中尽可能延伸的图案。然而，这是有利的，如果设置于掺杂井2内之接触区域4的侧面边界具有类似结构，则功率在大约相同小的距离被全面提供至肖特基结。图三说明依据图二在被标示位置之结构的平面图。从此处可以看出，于此实施例中，接触区域4与掺杂井2连续接触并形成一格栅。金属硅化物层10的长条被设置于格栅的部份之间。薄衬垫及被导入接触孔内之接触孔填充形成在接触区域4上以及金属硅化物层10之上的接触K。金属硅化物层10之上的接触形成肖特基二极管之独立部份。图四表示具有图三实施例之实施结构，不同之处在于金属硅化物层10被省略，而肖特基结系由轻掺杂半导体材料之衬垫所形成。图五表示依据本专利技术之另一肖特基二极管之较佳结构之平面图。于此例中，此金属硅化物层10被形成手指形式的图案。此结构被使用并埋入在半导体基体或基板顶侧上之掺杂井2之内。于此情况中，高度掺杂接触区域4较好也是手指形状设计且以似梳形式与金属硅化物层1啮合。于此例示实施例中，最好提供引线18做为电性连接之用，其为具有图案之金属硅化物层10之一部份。电流可以经由同样高度掺杂之与接触区域4合并之另一引线19被输入半导体材料内之接触区域4。引线18，19可被导引至该肖特基二极管做为一组件所属之电子电路的另一部份，或在相同的方式中，被导引至顶侧具有金属接触之图一的例示实施例。在后者的情况中，该引线最好被提供做为被施加金属接触的接触区域的适合延伸。在金属硅化物层10与接触区域4之间的边缘于手指形本文档来自技高网...

【技术保护点】
一种肖特基二极管，具有：一弱导电掺杂井（２），被形成于一半导体基体或一基板（１）内；一金属层位于该井（３）之上用以形成具有侧面边缘之肖特基结；以及至少一接触区域（４），其为了具有该掺杂井（２）中之一侧边界之低阻抗接触 连接而被高度掺杂，特征在于，该金属层系一薄金属层，一接触孔填充之衬垫（７），一金属硅化物层（１０）或一金属硅化物层（１０）之上的衬垫；该接触区域（４）具有一格栅形状，手指状或类似梳状的结构，或具有不规则曲线，分枝状或有裂缝的 边缘，以及该肖特基结之边缘被设计为是长的及／或大的曲线，不规则曲线，分枝状或有裂缝的。

【技术特征摘要】
DE 2001-1-11 10101081.81.一种肖特基二极管，具有一弱导电掺杂井(2)，被形成于一半导体基体或一基板(1)内；一金属层位于该井(3)之上用以形成具有侧面边缘之肖特基结；以及至少一接触区域(4)，其为了具有该掺杂井(2)中之一侧边界之低阻抗接触连接而被高度掺杂，特征在于，该金属层系一薄金属层，一接触孔填充之衬垫(7)，一金属硅化物层(10)或一金属硅化物层(10)之上的衬垫；该接触区域(4)具有一格栅形状，手指状或类似梳状的结构，或具有不规则曲线，分枝状或有裂缝的边缘，以及该肖特基结之边缘被设计为是长的及/或大的曲线，不规则曲线，分枝状或有裂缝的。2.如权利要求第1项之肖特基...

【专利技术属性】
技术研发人员：J迪特尔，H塔迪肯，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]