形成布线结构的方法和半导体器件技术

本发明专利技术提供形成布线结构的方法和半导体器件。通过优化作为分别适用于通孔和布线沟槽的阻挡金属膜的成膜模式，获得微型化布线结构，其中在此采用溅射工艺，其具体为用于在通孔上形成阻挡金属膜的多步骤溅射工艺，以及用于在布线沟槽上形成阻挡金属膜的单步骤、低功率溅射工艺，由此实现改进的电特性如通孔电阻以及布线电阻，以及改进的布线可靠性如铜填充特性和电迁移电阻。

【技术实现步骤摘要】

本专利技术涉及一种形成布线结构的方法以及一种半导体器件，特别是涉及一种优选适用于所谓的双镶嵌(dual damascene)工艺的技术，在该技术中在半导体衬底上的绝缘膜中分别形成连接孔(connection hole)和布线沟槽(wiringgroove)，并且使用铜(合金)作为导电材料形成铜布线。
技术介绍
随着半导体器件更高度地集成以及芯片尺寸的缩小，在微型化和引入多层布线结构方面存在加速发展的趋势。在具有这种多层布线结构的逻辑器件中，布线延迟成为器件信号延迟的主要因素。该器件信号延迟与布线电阻和布线电容的乘积成比例，从而为改善布线延迟而降低布线电阻和布线电容是很重要的。一种用于降低布线电阻的已知的研究是使用低电阻金属的铜作为形成布线的材料而进行的。但是，将铜图案化(pattern)以形成布线相当困难，从而提出一种所谓双镶嵌工艺的方法，在该方法中在绝缘膜中形成随后用铜填充以形成布线的连接孔(通孔)和布线沟槽。该镶嵌工艺大致分成分别形成通孔和布线沟槽的单镶嵌工艺、以及同时形成通孔和布线沟槽的双镶嵌工艺。推测在考虑减少工艺步骤数量的优势方面双镶嵌工艺可享有更多的使用机会，但由于必须同时处理通孔和布线沟槽，其缺点是存在其狭窄的处理余地(margin)。尤其在目前布线微型化的进展中，允许用于图案化处理的余地变得更窄，从而增加了公众对与双镶嵌工艺相比可确保更宽处理余地的单镶嵌工艺的注意。日本专利申请号2002-318674。
技术实现思路
根据本专利技术的一个方案，提供一种制作布线结构的方法，其中该方法包括步骤在衬底上的第一绝缘膜中形成连接孔；根据第一成膜模式，在第一绝缘膜上形成第一下层(underlying)膜以覆盖连接孔的内壁表面；用第一导电材料填充连接孔，同时第一下层膜置于第一导电材料的下面；除去第一绝缘膜上的第一导电材料和第一下层膜以仅在连接孔中剩下第一导电材料；形成第二绝缘膜以覆盖第一导电材料的顶表面；在第二绝缘膜中形成沟槽以露出第一导电材料的顶表面；根据与第一成膜模式不同的第二成膜模式，在第二绝缘膜上形成第二下层膜以覆盖沟槽的内壁表面；用第二导电材料填充沟槽，同时第二下层膜置于第二导电材料的下面。根据本专利技术的另一方案，提供一种半导体器件，其中该半导体器件包括半导体衬底；设置在半导体衬底上的第一绝缘膜，其具有形成在其中的连接孔；覆盖连接孔的内壁表面的第一下层膜；填充连接孔的第一导电材料，同时第一下层膜置于第一导电材料的下面；在第一绝缘膜上形成的第二绝缘膜，该第二绝缘膜具有沟槽，在该沟槽中设置第一导电材料的顶表面；覆盖沟槽内壁表面的第二下层膜；以及填充沟槽的第二导电材料，同时第二下层膜置于第二导电材料的下面，其中在连接孔的内壁表面上形成第一下层膜以便在底部测量的厚度落在在侧壁表面上测量的厚度的0％至150％的范围中，并且在沟槽的内壁表面上形成第二下层膜以便在底部测量的厚度落在在侧壁表面上测量的厚度的70％至130％范围中。附图说明图1A和1B是表示通过各种类型的溅射工艺在通孔(via-hole)中形成阻挡金属膜的状态的示意剖面图；图2A和2B是表示通过各种类型的溅射工艺在通孔中形成阻挡金属膜的状态的示意剖面图；图3是表示在偏置溅射工艺中在成膜时间和比率(Vd/Ve)之间的定量关系的特性图；图4A至4E是依次表示根据第一实施例形成布线结构的工艺步骤的示意剖面图；图5A至5E是延续图4E的、依次表示根据第一实施例形成布线结构的工艺步骤的示意剖面图；图6A和6B是表示作为本专利技术的比较示例的、根据常规单镶嵌工艺在形成布线结构中形成阻挡金属膜的工艺步骤的示意剖面图；图7A至7E是依次表示根据第二实施例形成布线结构的工艺步骤的示意剖面图；以及图8A至8E是延续图7E的、依次表示根据第二实施例形成布线结构的工艺步骤的示意剖面图。具体实施例方式在双镶嵌工艺中的铜布线的形成中，为了防止铜扩散到绝缘膜中，在淀积铜之前形成覆盖通孔和布线沟槽内壁的下层膜(阻挡金属膜)的步骤是不可缺少的。通过阻挡金属膜的通孔和布线沟槽的覆盖模式(阻挡覆盖)极大地影响电特性如通孔电阻和布线电阻，以及布线可靠性如铜填充特性和电迁移电阻。为在布线微型化的发展趋势下满足期望的布线特性，阻挡覆盖不可避免地要复杂和细致。然而，当前的情况是无论是关于同时在通孔和布线沟槽中内在形成阻挡金属膜的双镶嵌工艺，还是关于分别处理通孔和布线沟槽的单镶嵌工艺，都没有提出能针对上述需要的任何优选技术。本专利技术的基本要点为响应铜布线微型化的当前需要，有必要分别考虑在通孔和布线沟槽上的优选阻挡覆盖。具体地，对于在通孔上的阻挡覆盖，考虑到降低接触电阻在底部减薄阻挡金属膜，考虑到增进布线可靠性而在侧壁部分确保足够厚度的阻挡金属膜，考虑到避免填充失败在通孔的肩状部分(shoulder)附近防止发生所谓的突出(overhang)，这些都是不可缺少的。另一方面，对于在布线沟槽上的阻挡覆盖，考虑到抑止布线电阻，需要总体上减薄阻挡金属膜。对于双镶嵌工艺满足所有上述需要是困难的，因为同时在通孔和布线沟槽上形成阻挡金属膜。本专利技术采用在通孔和布线沟槽上分别形成阻挡金属膜的单镶嵌工艺，而且针对如上所述的优化阻挡覆盖，根据不同的成膜模式(不仅是成膜条件如压力、功率等，而且是成膜方法)在通孔和布线沟槽上形成阻挡金属膜。(在通孔上的成膜条件)在通孔上的阻挡金属膜的成膜工艺中，关于阻挡金属膜覆盖模式(阻挡覆盖)的要求包括(1)为降低接触电阻在底部减薄阻挡金属膜，(2)为增进布线可靠性而确保在侧壁表面上的阻挡金属膜的足够厚度，以及(3)为避免通过电镀的铜填充失败而抑止突出。图1A、1B和图2A、2B是表示通过各种类型的溅射工艺在通孔中形成阻挡金属膜的状态的示意剖面图。在此显示的情形中，通过使用蚀刻阻止(stopper)膜104和硬掩模105在内层绝缘膜103中形成将较低布线101连接到未示出的较高布线的通孔102，通过溅射工艺在层间绝缘膜103上形成钽(Ta)阻挡金属膜106以覆盖通孔102的内壁，然后通过电镀淀积铜(Cu)107以填充通孔102。图1A表示采用长时间缓慢溅射工艺作为形成阻挡金属膜106的溅射工艺的情况，图1B表示采用偏置溅射工艺的情况，图2A表示采用多步骤溅射工艺的情况，以及图2B表示采用单步骤、低功率溅射工艺的情况。此处采用的长时间缓慢(long slow)溅射工艺指允许在将衬底和靶(target)之间的距离设定得大于通常工艺中的距离的条件下来进行成膜的技术。在图1A所示的示例中，在10kW至20kW的靶功率、以及4×10-2Pa压力下不施加衬底偏置功率的条件下进行溅射。偏置溅射工艺指允许在对衬底施加偏置功率的同时进行成膜的技术。在图1B所示的示例中，在10kW至20kW的靶功率、4×10-2Pa压力、以及200W至500W的衬底偏置的条件下进行溅射。多步骤溅射工艺指允许进行两个或更多个溅射步骤的技术，在其中结合有溅射淀积和溅射蚀刻。在图2A所示的示例中，在10kW至20kW的靶功率、4×10-2Pa压力，以及0W至300W的衬底偏置功率下进行第一步骤中的长时间缓慢溅射，并且在0.2kW至5kW的靶功率、3×10-1Pa至7×10-1Pa压力、以及200W至500W的衬底偏置下进行本文档来自技高网...

【技术保护点】
一种形成布线结构的方法，包括如下步骤：在一衬底上的一第一绝缘膜中形成一连接孔；在一第一成膜模式下，在所述第一绝缘膜上形成一第一下层膜以覆盖所述连接孔的内壁表面；用一第一导电材料填充所述连接孔，同时所述第一下层膜置于该 第一导电材料下面；除去在所述第一绝缘膜上的所述第一导电材料和所述第一下层膜，以仅在所述连接孔中留下所述第一导电材料；形成一第二绝缘膜以覆盖所述第一导电材料的顶表面；在所述第二绝缘膜中形成一沟槽以露出所述第一导电材料的 该顶表面；在与所述第一成膜模式不同的一第二成膜模式下，在所述第二绝缘膜上形成一第二下层膜以覆盖所述沟槽的内壁表面；以及用一第二导电材料填充所述沟槽，同时所述第二下层膜置于该第二导电材料下面。

【技术特征摘要】
JP 2004-3-8 2004-0644861.一种形成布线结构的方法，包括如下步骤在一衬底上的一第一绝缘膜中形成一连接孔；在一第一成膜模式下，在所述第一绝缘膜上形成一第一下层膜以覆盖所述连接孔的内壁表面；用一第一导电材料填充所述连接孔，同时所述第一下层膜置于该第一导电材料下面；除去在所述第一绝缘膜上的所述第一导电材料和所述第一下层膜，以仅在所述连接孔中留下所述第一导电材料；形成一第二绝缘膜以覆盖所述第一导电材料的顶表面；在所述第二绝缘膜中形成一沟槽以露出所述第一导电材料的该顶表面；在与所述第一成膜模式不同的一第二成膜模式下，在所述第二绝缘膜上形成一第二下层膜以覆盖所述沟槽的内壁表面；以及用一第二导电材料填充所述沟槽，同时所述第二下层膜置于该第二导电材料下面。2.根据权利要求1所述的形成布线结构的方法，其中使用相同的难熔金属材料或者其氮化物材料来形成所述第一下层膜和所述第二下层膜。3.根据权利要求1所述的形成布线结构的方法，其中使用不同的难熔金属材料或者其氮化物材料形成所述第一下层膜和所述第二下层膜。4.根据权利要求1所述的形成布线结构的方法，其中所述的第一成膜模式和所述的第二成膜模式都采用溅射工艺，但成膜条件不同。5.根据权利要求1所述的形成布线结构的方法，其中所述第一成膜模式采用溅射工艺作为一成膜方法，并且所述第二成膜模式采用化学气相淀积工艺作为一成膜方法。6.根据权利要求4所述的形成布线结构的方法，其中所述溅射工艺是一偏置溅射工艺，其中对所述衬底施加偏置功率的同时进行成膜。7.根据权利要求6所述的形成布线结构的方法，其中，在所述第一成膜模式下，在多个溅射步骤中执行所述溅射工艺，所述多个溅射步骤包括在设定Vd/Ve＞1的条件下执行的第一溅射步骤，其中Vd/Ve为所述第二下层膜的淀积速率(Vd)和蚀刻速率(Ve)之比；以及在设定Vd/Ve＜1的条件下执行的一第二溅射步骤。8.根据权利要求6所述的形成布线结构的方法，其中，在所述第二成膜模式下，在设定1＜Vd/Ve＜2的条件下执行所述溅射工艺，其中Vd/Ve为所述第二下层膜的淀积速率(Vd)和蚀刻速率(Ve)之比。9.根据权利要求8所述的形成布线结构的方法，其中当设定一靶功率为0.1kW至0.5kW、并且所述偏置功率为100W至450W时，执行所述溅射工艺，上述两个范围包括两个端点。10.根据权利要求7所述的形成布线结构的方法，其中在所述连接孔的该内壁表面上形成所述第一下层膜，从而使在底部测...

【专利技术属性】
技术研发人员：酒井久弥，清水纪嘉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]