半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，其中当通过使用覆盖除通孔形成区之外的区域的硬掩模２０和覆盖除互连沟槽形成区之外的区域的硬掩模２２作为掩模，在绝缘膜１６、１８中形成通孔２６和互连沟槽３２时，各向同性地蚀刻硬掩模２０以在通孔形成区的外围暴露层间绝缘膜１８的上表面，并且除该外围之外保留该互连沟槽形成区中的硬掩模２０，然后各向异性地蚀刻硬掩模２０和绝缘膜１８、１６，从而形成在上部具有宽度增加部分３４的通孔２６，和在宽度增加部分３４连接至该通孔２６的互连沟槽３２。

【技术实现步骤摘要】

本专利技术涉及一种，更具体地说，涉及一种具有通过双嵌入工艺形成的埋入层间绝缘膜中的互连的。
技术介绍
由于半导体器件的规模不断增大和集成度不断提高，互连的设计规则也随着更新换代而不断减小。传统上，通过沉积互连材料并通过光刻和干蚀刻将互连材料图案化来形成互连。但是，随着更新换代，这种技术表现出存在技术限制。作为替代传统工艺、用于形成互连的一种新工艺，一种称为嵌入工艺的技术被采用，其中在层间绝缘膜中形成沟槽图案和孔图案，并且将互连材料埋入沟槽和孔中。嵌入工艺使得易于形成例如铜等低阻材料的互连，该低电阻材料难以通过反应离子蚀刻进行蚀刻，并且对形成具有小尺寸图案的低阻互连非常有效。嵌入工艺包括单嵌入工艺和双嵌入工艺，在单嵌入工艺中通孔和互连沟槽彼此分别掩埋，而在双嵌入工艺中通孔和互连沟槽彼此同时掩埋。通过一道工序掩埋通孔和互连沟槽的双嵌入工艺，具有制造方法比单嵌入工艺更简单的优点。例如，在参考文献1(日本特开平No.2000-043419)和参考文献2(日本特开平No.2003-197738)中描述了通过双嵌入工艺形成互连的方法。例如，在参考文件3(日本特开平No.Hei05-218209)中公开了其他的相关技术。但是，随着器件的尺寸减小以及通孔和互连沟槽的尺寸减小，在通孔中沉积阻挡金属膜和电镀铜膜变得困难。结果，在互连中常产生填充缺陷，例如孔隙等，这会降低互连可靠性。
技术实现思路
本专利技术的目的是提供一种，当通过双嵌入工艺形成互连时，这种可以使互连材料易于填充到小尺寸的通孔和互连沟槽中。按照本专利技术的一个方案，提供一种制造半导体器件的方法，该方法包含如下步骤在衬底上按顺序形成绝缘膜、第一掩模、和蚀刻特性不同于该第一掩模的第二掩模；去除通孔形成区中的该第一掩模和该第二掩模；各向异性地向下蚀刻该通孔形成区中的该绝缘膜至其中部；去除包含该通孔形成区的互连沟槽形成区中的该第二掩模；使用该第二掩模作为掩模各向同性地蚀刻该第一掩模，以在该通孔形成区的外围处暴露该绝缘膜的上表面，并且除所述外围之外保留该互连沟槽形成区中的该第一掩模；使用该第二掩模作为掩模各向异性地蚀刻该第一掩模和该绝缘膜，以在该绝缘膜中形成在上部具有宽度增加部分的通孔，和连接至该通孔的宽度增加部分的互连沟槽；以及在该通孔和该互连沟槽中填充互连。按照本专利技术的另一个方案，提供一种制造半导体器件的方法，该方法包含如下步骤在衬底上按顺序形成绝缘膜、第一掩模、蚀刻特性不同于该第一掩模的第二掩模、和蚀刻特性不同于该第二掩模的第三掩模；去除通孔形成区中的该第一掩模、该第二掩模和该第三掩模；各向异性地蚀刻该通孔形成区中的该绝缘膜至其中部；去除包含该通孔形成区的互连沟槽形成区中的该第三掩模；使用该第三掩模作为掩模各向同性地蚀刻该第二掩模，以在该通孔形成区的外围处暴露该第一掩模的上表面，并且除所述外围之外保留该互连沟槽形成区中的该第二掩模；使用该第三掩模作为掩模各向异性地蚀刻该第二掩模、该第一掩模和该绝缘膜，以在该绝缘膜中形成在上部具有宽度增加部分的通孔，和连接至该通孔的宽度增加部分的互连沟槽；以及在该通孔和该互连沟槽中填充互连。按照本专利技术的另一个方案，提供一种半导体器件，该半导体器件包含绝缘膜，其形成于衬底之上，并具有向下至该衬底形成的通孔和在该通孔上部与该通孔连续形成的互连沟槽；以及互连，其埋入该绝缘膜的该通孔和该互连沟槽中并作为一个整体部分而形成，该通孔具有宽度增加部分，该宽度增加部分形成于该互连沟槽这一侧，并且该宽度增加部分的开口直径大于该通孔在该衬底这一侧的开口直径。按照本专利技术，去除通孔形成区中的第一掩模和第二掩模，各向异性地向下蚀刻通孔形成区中的绝缘膜至其中部，去除包含通孔形成区的互连沟槽形成区中的第二掩模，使用第二掩模作为掩模各向同性地蚀刻第一掩模，以暴露通孔形成区外围处的绝缘膜的上表面，并且除所述外围之外互连沟槽形成区中的第一掩模被去除向下至中部，并使用第二掩模作为掩模各向异性地蚀刻第一掩模和绝缘膜。因此，在绝缘膜中形成通孔和互连沟槽。可容易形成在互连沟槽这一侧具有宽度增加部分的通孔，这使阻挡金属膜和Cu膜易于在通孔中沉积，并可以抑制填充缺陷，例如孔隙等。因而可提高互连的可靠性。附图说明图1是显示按照本专利技术第一实施例的半导体器件的结构的示意截面图。图2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、和8A-8B是显示按照本专利技术第一实施例制造半导体器件的方法的截面图。图9A-9B、10A-10B、11A-11B、12A-12B、和13A-13B是显示按照本专利技术第二实施例制造半导体器件的方法的截面图。图14A-14B、15A-15B、和16A-16B是显示按照本专利技术第三实施例制造半导体器件的方法的截面图。图17是显示按照本专利技术第四实施例的半导体器件的结构的示意截面图。图18A-18B、19A-19B、20A-20B、21A-21B、22A-22B、23A-23B、和24A-24B是显示按照本专利技术第四实施例制造半导体器件的方法的截面图。具体实施例方式将参考图1-8B说明按照本专利技术第一实施例的。图1是显示按照本实施例的半导体器件结构的示意截面图。图2A-8B是显示按照本实施例制造半导体器件的方法的截面图。首先，将参考图1说明按照本实施例的半导体器件的结构。在具有埋入层间绝缘膜12中的互连14的衬底10上，形成停止层(stopperlayer)16、层间绝缘膜18和第一硬掩模20，其中层间绝缘膜18为SiOCH膜18a和多孔硅膜18b的叠层膜。在本申请的详细说明中，衬底10包括半导体衬底自身，例如硅衬底等；上面形成有例如晶体管等元件的半导体衬底；以及上面形成有一层或多层互连层的半导体衬底。互连14可以是接触塞或杂质扩散层。在第一硬掩模20和多孔硅膜18b中，形成互连沟槽32。在SiOCH膜18a和停止层16中，形成向下至互连14的通孔26，该通孔26在互连沟槽32这一侧具有宽度增加部分34。在通孔26和互连沟槽32中埋入互连40，互连40由阻挡金属膜36和Cu膜38形成并经由通孔26连接至互连14。通过双嵌入工艺将互连40埋入层间绝缘膜18，并且互连40具有埋入通孔26中的部分和埋入互连沟槽32中的部分，这两部分作为一个整体部分形成，它们之间没有间隙。如上所述，按照本实施例的半导体器件包括埋入层间绝缘膜18的互连40，且其特征在于在连接至互连14的通孔26中于互连沟槽32这一侧形成宽度增加部分34。通孔26在互连沟槽32这一侧的宽度增加部分34可以增大通孔的开口，这使得在通孔26中易于沉积阻挡金属膜36和Cu膜38，从而可以防止填充缺陷。因而可提高互连的可靠性。接下来，将参考图2A-8B说明按照本实施例制造半导体器件的方法。首先，举例说来，通过等离子体CVD方法在具有埋入层间绝缘膜12中的互连14的衬底10上沉积50nm厚的SiCH膜。因此，在衬底10上形成SiCH膜的停止层16。接着，通过例如等离子体CVD方法在停止层16上形成例如160nm厚的SiOCH膜18a。然后，举例说来，通过旋涂应用硅氧烷聚合物溶液，并在约400℃下进行烘焙，以在SiOCH膜18a上形成例如140nm厚的多孔硅膜18b。因此，在停止层16上形成低介电常数的层间本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包含如下步骤：在衬底上按顺序形成绝缘膜、第一掩模、和蚀刻特性不同于该第一掩模的第二掩模；去除通孔形成区中的该第一掩模和该第二掩模；各向异性地向下蚀刻该通孔形成区中的该绝缘膜至其中部； 去除包含该通孔形成区的互连沟槽形成区中的该第二掩模；使用该第二掩模作为掩模各向同性地蚀刻该第一掩模，以在该通孔形成区的外围处暴露该绝缘膜的上表面，并且除所述外围之外保留该互连沟槽形成区中的该第一掩模；使用该第二掩模作为掩模各 向异性地蚀刻该第一掩模和该绝缘膜，以在该绝缘膜中形成在上部具有宽度增加部分的通孔，和连接至该通孔的宽度增加部分的互连沟槽；以及在该通孔和该互连沟槽中填充互连。

【技术特征摘要】
JP 2005-5-30 2005-1570181.一种制造半导体器件的方法，包含如下步骤在衬底上按顺序形成绝缘膜、第一掩模、和蚀刻特性不同于该第一掩模的第二掩模；去除通孔形成区中的该第一掩模和该第二掩模；各向异性地向下蚀刻该通孔形成区中的该绝缘膜至其中部；去除包含该通孔形成区的互连沟槽形成区中的该第二掩模；使用该第二掩模作为掩模各向同性地蚀刻该第一掩模，以在该通孔形成区的外围处暴露该绝缘膜的上表面，并且除所述外围之外保留该互连沟槽形成区中的该第一掩模；使用该第二掩模作为掩模各向异性地蚀刻该第一掩模和该绝缘膜，以在该绝缘膜中形成在上部具有宽度增加部分的通孔，和连接至该通孔的宽度增加部分的互连沟槽；以及在该通孔和该互连沟槽中填充互连。2.如权利要求1的制造半导体器件的方法，其中在形成该通孔和该互连沟槽的步骤中包括如下步骤在相对于该绝缘膜的蚀刻选择性较小的条件下各向异性地蚀刻该第一掩模，以完成蚀刻该绝缘膜上的该第一掩模，和有选择性地蚀刻所述外围处的该绝缘膜，以形成该宽度增加部分；以及各向异性地向下蚀刻该绝缘膜以加深该通孔至该衬底，并形成该互连沟槽。3.如权利要求1的制造半导体器件的方法，其中在去除该通孔形成区中的该第二掩模和该第一掩模的步骤中包括如下步骤在该第二掩模上形成暴露该通孔形成区的光致抗蚀剂膜；以及使用该光致抗蚀剂膜作为掩模各向异性地蚀刻该通孔形成区中的该第二掩模和该第一掩模，并且在各向异性地蚀刻该通孔形成区中的该绝缘膜的步骤中，使用该光致抗蚀剂膜、该第二掩模和该第一掩模作为掩模蚀刻该绝缘膜。4.如权利要求1的制造半导体器件的方法，其中在去除该通孔形成区中的该第二掩模和该第一掩模的步骤中包括如下步骤在该第二掩模上形成暴露该通孔形成区的光致抗蚀剂膜；使用该光致抗蚀剂膜作为掩模各向异性地蚀刻该通孔形成区中的该第二掩模；去除该光致抗蚀剂膜；以及使用该第二掩模作为掩模各向异性地蚀刻该通孔形成区中的该第一掩模。5.如权利要求1的制造半导体器件的方法，还包括如下步骤在该第二掩模上形成蚀刻特性不同于该第二掩模的第三掩模；以及去除该互连沟槽形成区中的该第三掩模，其中在去除该互连沟槽形成区中的该第二掩模的步骤中，使用该第三掩模作为掩模各向异性地蚀刻该第二掩模。6.如权利要求1的制造半导体器件的方法，其中通过在各向同性地蚀刻该第一掩模的步骤中控制该第一掩模的蚀刻量，控制该通孔的宽度增加部分的构造。7.一种制造半导体器件的方法，包含如下步骤在衬底上按顺序形成绝缘膜、第一掩模、蚀刻特性不同于该第一掩模的第二掩模、和蚀刻特性不同于该第二掩模的第三掩模；去除通孔形...

【专利技术属性】
技术研发人员：射场义久，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]