半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，其目的在于，在ＤＴＭＯＳ中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Ｓｉ支持衬底；向支持Ｓｉ衬底（１）的表面层导入杂质形成的扩散层（６）；被配设在扩散层（６）上的埋入绝缘膜（２）；被配设在埋入绝缘膜（２）上的岛状的Ｓｉ活性层（３）；被形成在活性层（３）内的沟道（８）；如夹着沟道（８）那样被形成在活性层（３）内的源和漏区域Ｓ、Ｄ；被形成在沟道（３）上的栅绝缘膜（４）；在该栅绝缘膜（４）上并且在活性层（３）的侧面上形成的，将上述沟道（８）、源和漏Ｓ、Ｄ绝缘分离的栅电极（５）；与上述活性层连接的电极。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别涉及实现降低阈值电压的MISFET。
技术介绍
以往，为了降低MOS-LSI的消耗电力，持续降低电源电压Vdd。可是，为了防止OFF(断开)电流增加，MOSFET的阈值电压Vth没怎么降低。因而，有晶体管的驱动能力Id降低的趋势。作为打破它的器件提出了动态阈值电压MOSFET(Dynamic threshold-voltage MOSFET，DTMOSFET)(参考文献Fariborz Assaderaghi等人著的“Dynamic threshold-voltageMOSFET(DTMOS)for Ultra-Low voltage VLSI”，IEEE Trans.ElectronDevices，vol.44，pp.414-421，1997)。DTMOSFET是电气连接栅和阱(在SOI衬底的情况下是Si-体)的MOSFET，电源电压Vdd即使小驱动能力也大，而且是具有OFF电流小这种优点的器件。这种优点产生的原因根据DTMOSFET特有的动作原理说明，即，栅电压传导到衬底上产生衬底偏置效应，晶体管ON(导通)时阈值电压Vth低，OFF时阈值电压Vth高。进本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具备：半导体衬底；被形成在半导体衬底内的沟道区域；被形成在该半导体衬底的沟道区域上的前栅绝缘膜；被形成在该前栅绝缘膜上的前栅电极；如夹着上述沟道区域那样被形成在上述半导体衬 底内的源和漏区域；相对上述前栅电极被形成在上述半导体衬底内、和前栅电极电气连接、与前栅电极功函数不同的后栅电极；以及在相对上述前栅绝缘膜的上述后栅电极表面形成的后栅绝缘膜；其中，上述后栅电极的边缘具有圆度。

【技术特征摘要】
JP 2002-5-13 137268/20021.一种半导体器件，其特征在于，具备半导体衬底；被形成在半导体衬底内的沟道区域；被形成在该半导体衬底的沟道区域上的前栅绝缘膜；被形成在该前栅绝缘膜上的前栅电极；如夹着上述沟道区域那样被形成在上述半导体衬底内的源和漏区域；相对上述前栅电极被形成在上述半导体衬底内、和前栅电极电气连接、与前栅电极功函数不同的后栅电极；以及在相对上述前栅绝缘膜的上述后栅电极表面形成的后栅绝缘膜；其中，上述后栅电极的边缘具有圆度。2.权利要求1所述的半导体器件，其特征在于向上述源和漏区域导入n型杂质，上述前栅电极的功函数比后栅电极的功函数小。3.权利要求1所述的半导体器件，其特征在于向上述源和漏区域导入p型杂质，上述前栅电极的功函数比后栅电极的功函数大。4.权利要求1所述的半导体器件，其特征在于，进一步具备被形成在上述半导体衬底内的第2沟道区域；如夹着第2沟道区域那样被形成在上述半导体衬底内的第2源和漏区域；被形成在第2沟道区域上的第2前栅绝缘膜；被形成在第2前栅绝缘膜上、与上述前栅电极功函数相同的第2前栅电极；相对该第2前栅电极被形成在上述半导体衬底内、与第2前栅电极电气连接、与上述前栅电极功函数不同的第2后栅电极;以及在与第2前栅绝缘膜相对的第2后栅电极表面形成的第2后栅绝缘膜。5.权利要求1所述的半导体器件，其特征在于上述后栅绝缘膜的膜厚度是上述前栅绝缘膜的膜厚度的3倍或以下。6.权利要求1所述的半导体器件，其特征在于上述沟道区域，由前栅绝缘膜、源和漏区域、后栅绝缘膜包围。7.权利要求1所述的半导体器件，其特征在于上述前栅电极和后栅电极，分别用不同的金属或者金属化合物构成。8.权利要求1所述的半导体器件，其特征在于上述前栅电极和后栅电极，是分别被导入了导电型不同的杂质的硅。9.权利要求1所述的半导体器件，其特征在于上述后栅电极由后栅绝缘膜所覆盖。10.一种半导体器件的制造方法，是形成MISFET的半导体器件的制造方法，其特征在于，包含在半导体衬底的内...

【专利技术属性】
技术研发人员：八木下淳史，水岛一郎，佐藤力，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]