具有深槽电荷补偿区的半导体器件及方法技术

在一个实施方案中，一半导体器件形成在半导体材料体中。该半导体器件包括一电荷补偿槽，该电荷补偿槽形成在邻近该器件的有源部分。电荷补偿槽包括一个槽，该槽被填以相反导电类型的层的各种半导体层。

【技术实现步骤摘要】

本专利技术一般地涉及半导体器件，更具体地讲，涉及功率开关器件及其制造方法。
技术介绍
金属-氧化物半导体场效应晶体管(MOSFETS)是功率开关器件的一种常用类型。一个MOSFET器件包括一个源区，一个漏区，一个在源和漏区之间延伸的沟道区，以及在沟道区邻近提供的一个栅结构，该栅结构包括一个导电的栅电极层，它被安置在该沟道区邻近但又被一层薄的电介质层和沟道区隔开。当一个MOSFET器件处于导通状态时，一个电压被加至栅结构以在源和漏区之间形成一个导电沟道区，从而允许电流流过该器件。在断状态下，加到栅结构上的任何电压是足够小，以致不能形成一导电沟道，从而不能产生电流流动。在断状态时，该器件必须承受在源和漏区之间的一个高的电压。当前的高电压功率开关市场被两个主要参数驱动击穿电压(BVdss)和通态电阻(Rdson)。对于一个具体的应用，需要一个最小的击穿电压，而在实践中，设计人员通常能够满足一个击穿电压的规格。然而，这经常要以通态电阻的增大为代价。这种性能上的二者兼顾是对于高压功率开关器件的制造商和使用者的一个主要的设计上的挑战。最近，超结器件(superjunction deVices)已经得到广泛使用以改进在击穿电压和通态电阻之间不易兼顾的情况。在一个带规的n-沟道超结器件中，用多个高掺杂扩散n型和p型区来代替一个抵掺杂n型外延区。在通状态下，电流流过高掺杂n型区，它使Rdson变小。而在断状态下，该高掺杂n型和p型区耗尽或互相补偿以提供一个高的BVdss。虽然超结器件显得很有希望，但在制造上仍存在重大的挑战。目前高电压功率开关产品的另一个问题是，它们通常需要一个大的输入(例如，栅或控制电极)电荷以从一个态转化为另一态。这个要求，除了其它效果以外，还对外部控制电路加上一个额外的负担。因而，就需要这样的高电压功率开关器件结构及其制造方法，这能提供低的Rdson，高的BVdss，以及小的输入电荷。附图说明图1给出按照本专利技术的开关器件的一张放大的部分截面图；图2到图7给出图1的开关器件在不同的制造阶段上的放大的部分截面图；图8是显示图1开关器件击穿电压特性的曲线图；图9是显示图1开关器件通态电阻特性的曲线图；图10给出一种单元结构的一张放大的部分顶视图，此结构适用于按照本专利技术的开关器件。图11给出按照本专利技术的一个开关器件及边缘终端结构的一张放大的部分截面图。图12给出按照本专利技术的另一种槽隔离结构的一张放大的部分顶视图。图13给出图12的槽隔离结构，在制造的早期阶段，沿着参照线13-13的一张放大的部分截面图。图14给出图13的结构在进一步加工以后的一张放大的部分截面图；以及图15给出按照本专利技术的另一个槽隔离结构的一张放大的部分截面图。具体实施例方式为了容易理解，图中的元件不一定画成按比例，而在各个图中，只要合适，就用相同的元件号。虽然如下讨论描述了一个n-沟道的器件，但本专利技术也适合于p-沟道器件，这种器件可以用把所述各层和各个区域的导电类型都反过来而形成。另外，本专利技术的器件可以体现为蜂窝状设计(其中体区是多个蜂窝状区)，或单体设计(其中体区是包含一单个的区域，该区以一个伸长的形状，典型地以一种蜿蜒的图案形成)。然而，在整个叙述中，为容易理解起见，本专利技术的器件将被描述为一种蜂窝状的设计。应当理解，我们要求本专利技术既包括网状设计，也包括单个基的设计。图1给出按照本专利技术的一个绝缘栅场效应晶体管(IGFET)，MOSFET，超结器件，或开关器件，或蜂窝状设计单元10的一张放大的部分截面图。作为举例，器件10是作为许多这种器件的一种，这种器件作为功率集成电路的一部分与逻辑电路和/或其它元件一起集成进一半导体芯片。器件10也可以是许多这种器件的一种，这种器件集成在一起以形成一个分立的晶体管器件。器件10包括半导体材料11，它包含，例如，n型硅基片12，其电阻率在约0.001到约0.005欧姆-厘米范围内，以及它可以掺以砷。在所示的实施方案中，基片12提供一个漏接触。在基片12内或在基片12上形成一半导体层14，而按照本专利技术，它被轻掺以n-型或p-型杂质，或包含可以忽略的杂质量(也即，它是本征的)。在一个示例性的实施方案中，层14是用常规的外延生长技术形成的。在一个适用于750从器件的示例性实施方案中，层14是p-型，其掺杂浓度在约1.0×1013原子/cm3到约5.0×1013原子/cm3。而厚度约为40μm。层14的厚度依赖于器件10的所要求的BVdss等级而增加或减小。当然，其它材料，包括硅-锗，硅-锗-碳，掺硅碳，或其它等也可以用于半导体材料体11或作为其一部分。器件10也包括一层n-型区或覆盖层17，它在半导体材料11上表面或主表面内或其邻近形成。N型区17对于器件10提供了一低电阻电流通道，这将在下面更详尽地加以叙述。在一个示例性实施方案中，n-型区17具有约6.0×1016原子/cm3的最大浓度，以及约0.4微米的深度。也可以在主表面18内或邻近主表面18再形成一个P-型区或覆盖层19，它位于n-型区17下面或邻近。P型区19提供对在n型区17和半导体层14之间的pn结更好的控制，并在完全耗尽的条件下提供对n-型区17的电荷补偿。在一个示例性的实施方案中，p-型区19有约5.0×1015原子/cm3的表面浓度，以及约0.8微米的深度。按照本专利技术器件10还包括填充槽，半导体材料填充槽，外延填充区或槽，电荷补偿槽区，深槽电荷补偿区，电荷补偿填充槽或电荷补偿区22。电荷补偿填充槽22包括多个层或多个半导体材料层，包括相反导电类型的层，其间最好被一个或n个本征或缓冲半导体层所隔开。该本征层，除了起其它作用外，起着防止相反导电类型层(也即，该两个电荷层)的内部混杂的作用，而这种内部混杂将对在导通状态下器件10的导电效率起负面影响。在一个示例性的实施方案中，填充槽22包括用外延生长技术形成的半导体材料的多个层或叠层。例如，填充槽22包括一个n型层23，它在槽壁或邻近半导体材料体11的表面上，或在其邻近形成。而一本征半导体或缓冲层24在n-型层23上，或在其邻近形成，一个p-型层26在本征半导体层24上，或在其邻近形成，以及一本征半导体或缓冲层27在p-型层26上，或在其邻近形成。本征层24，除了起其它作用外，起着防止层23和26相互混杂的作用，而这，如前所述，改进了器件10的导电效率。本征层27，除了起其它作用外，起填充槽剩余空间的作用。对于一个n-沟道器件，以及按照本专利技术，n-型层23提供了在器件10处于通状态时，从沟道到漏的一个主要的垂直低电阻电流通道。当器件10处于断状态时，按照本专利技术，n-型层23和p-型层26互相补偿，以提供一个提高的BVdss特性。当然还可以用附加n-型和p-型层，以及它们最好被附加的本征或缓冲层隔开。作为举例，n-型层23和p-型层26分别有约2.0×1016到约4.0×1016原子/cm3的掺杂浓度，分别有约0.1μm到约0.3μm的厚度。在一个示例性的实施方案中，本征半导体或缓冲层24和27，是非掺杂或很轻p型掺杂的，其掺杂浓度小于约2.0×1014原子/cm3，并分别有约0.5μm到约1.0μm的厚度。层27的厚度被调整到，例如，用以填充槽的剩余部分。在半导体层14内，在本文档来自技高网...

【技术保护点】
一种半导体器件，包括：一半导体材料体；以及一电荷补偿区，包括一个在该半导体材料体中形成的槽，其中该槽被填以相反导电类型的半导体层。

【技术特征摘要】
US 2005-2-15 11/057,1401.一种半导体器件，包括一半导体材料体；以及一电荷补偿区，包括一个在该半导体材料体中形成的槽，其中该槽被填以相反导电类型的半导体层。2.权利要求1的器件，其中该电荷补偿区包括一个腐蚀出的槽，该槽被填以相反导电类型的外延半导体层。3.权利要求1的器件，其中半导体材料体包括一具有第一导电类型的半导体基片；以及在半导体基片上形成的一外延层，该层有一个上表面。4.权利要求3的器件，其中该外延层具有第二导电类型。5.一种半导体器件，包括一具有第一和第二相反主表面的半导体材料体；一第一掺杂区，在半导体材料体中邻近第一主表面形成，并具有第一导电类型；一第二掺杂区，在第一掺杂区中形成，并具有第二导电类型；在半导体材料体中邻近第一掺杂区形成的电荷补偿槽区，其中该电荷补偿槽区包括一个槽，该槽被填以与槽的表面相连形成的具有...

【专利技术属性】
技术研发人员：加里H莱厄切尔特，彼得J兹德贝尔，戈登M格里芙娜，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]