半导体集成电路与D/A转换器及A/D转换器制造技术

一种半导体集成电路与Ｄ／Ａ转换器及Ａ／Ｄ转换器，为提高集成电路的电容精确度。在半导体集成电路上配置复数个电容单元，这些电容单元联有上方电极及下方电极，在这些电极上联接了各自的配线时，在不导致半导体集成电路的面积增大的情况下，可有效地控制电容单元的上方电极、下方电极以及各电容单元配线之间的电容耦合。在电容单元１Ａ的上方电极３Ａ上联接了上方电极配线５Ａ，电容单元１Ｃ、１Ｄ的上方电极３Ｃ、３Ｄ由共同上方电极配线５Ｃ联接。上述电极配线５Ａ，其侧方的电容单元１Ｂ、１Ｄ、１Ａ的下方电极２Ｂ、２Ｄ、２Ａ及联接这些电极的下方配线４之间配置屏蔽线６。另外，在上述共同电极配线５Ｃ的周围也配置屏蔽线６。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路(LSI)与D/A转换器及A/D转换器，特别是有关提高集成电路晶片上复数电容之间的精确度的对策。
技术介绍
一般来讲，在半导体集成电路上形成复数电容单元时，它们的相对精确度除由构成各个电容单元的两电极之间绝缘层的均匀性决定以外，还要由联系该电极和其他电路单元的配线所产生的寄生电容的均匀性来决定。另外，为了避免由于单元形状所引起的偏差，在需要单位电容值C的n倍(n为整数)的电容时，采用并列n个单位电容的方法加以制作。而且，组合电容序列内的单位电容单元而得到所要求的电容值时，考虑到电容序列内单位电容单元的分散性，从电容序列中分散开来选择那个单位电容单元。如图15所示，4个单位电容单元100A～100D以纵向两个，横向两个的2×2配置在电容序列中，在这里，就以要得到电容比为C1∶C2∶C3＝1∶1∶2的电容加以说明。首先我们设定电容C1及C2分别对应于电容单位100A及100B，同时设定电容C3对应于两个电容100C及100D。这时，设定联系在各单位电容单元100A～100D的下方电极200A～200D的配线300为共用，按照沿着电容序列周围的方式配置在电容序列的周围。另外，联接在单位电容单元100A的上方电极400A上的上方电极配线500A，是沿着下方电极配线300而配置，同时，在单位电容单元100C和100D上方的上方电极配线500C是按照靠近穿过单位电容100A～100D附近的方式配置的。按照这样的配置方式，特别是上方电极配线500A和500C极易生成寄生电容600、600...。为了避免这种情况的产生，电容单元100A～100D之间必须留有充分必要的间隔。
技术实现思路
然而，如上所述，要增大电容单元100A～100D之间的间隔，又会使这些电容单元100A～100D相互之间的电容值的电容序列内的参差增大，这样就会导致电容单元100A～100D相互之间的精确度降低，更进一步还会增大电容序列的面积，导致晶片成本的上升。在这里，就关于由复数个单位电容单元制成的电容序列的10位线的电荷分配型D/A转换器需要多大的电容序列面积的问题予以说明。还有，在下面将要叙述的情况中，四个单位电容单元配置成2×2的状态，具有介于各个单位电容单元的导电层(厚度1μm)和电容电极专用导电层之间的绝缘层(相对介电常数4)形成的一对电极，为边长是14μm的正方形，电容密度为1fF/μm2(单位电容196fF)。另外，配线宽度为0.5μm，在上述导电层上形成。在这种情况下，用一条配线配置在单位电容单元之间，相对于各个单位电容单元为一定的距离L(单位μm)时产生的寄生电容，若以对抗面积电容换算的话，大约是14×1×(1/L)×4×8.85E-18＝0.5fF/L一方面在这种情况下，做为最上层的位的电容的相对精确度，必须小于单位电容(196fF)的0.05％。因此，要将寄生电容的大小控制在单位电容0.05％以下的话，单位电容单元及配线之间的距离L应为以下值是必要的0.5fF/L＜196fF×0.0005即L＞5.1μm在这种情况下，电容序列的面积应为(14×2+5.1×2+0.5)2＝38.72＝1497.69所以，即使只是将4个单位电容单元以2×2的形式，不留间隙的排列，也需要近2倍的面积(28×28＝784)。再有，单位电容单元之间穿过2条配线，这些配线在相隔同样的距离时，单位电容单元之间的间隔即为16.3μm，在这个条件下，若是36个单位电容以6×6的形式排列的电容序列，其全体面积为有效电容面积的约4倍。如上所述，在以前的情况下，为避免各个电容单元的电容相对精确度的下降，考虑到配线产生寄生电容的原因，就需增大电容单元之间的间隔，其结果，不仅复数电容单元之间的电容相对精确度降低，而且还增大了晶片的面积，导致晶片成本的上升这一缺点。本专利技术是鉴于以上几点原因而进行的，其主要目的是，在用配线联接半导体衬底上的复数个电容单元等的电路单元半导体集成电路上，不需增大电路单元之间的间隔就可减小电路单元之间、配线之间、配线和单元之间的寄生电容，如此，即不会导致因增大面积而产生的晶片成本的上升，同时又可提高电路单元之间电容的相对精确度。为达到上述目的，本专利技术是在配线和配线之间，配线和电路单元之间配置屏蔽线，借助此屏蔽线来控制寄生电容。具体地讲，根据第1方面所述的半导体集成电路，它包括相互接近配置的第1和第2配线，以及为减小控制上述第1及第2配线的结合电容而设置的屏蔽线。另外，根据第2方面所述的专利技术，它包括上述半导体集成电路中，具有第1电极和第2电极的电路单元，还有，上述第1配线是联接于上述电路单元的上述第1电极的第1电极配线，上述第2配线是联接于上述电路单元的上述第2电极的第2电极配线，上述屏蔽线是为控制包含上述第1电极配线和第2电极配线之间的电容耦合，第1电极配线和第2电极配线之间的电容耦合以及上述第2电极配线和上述第1电极的电容耦合而设置的。所以，根据第1和第2方面所述的专利技术，因可用屏蔽线控制第1配线和第2配线之间的电容耦合、配线和电容之间的电容耦合，就可减小两条配线或者是配线和电极之间的间隔，也就不需要增大全体电路即可提高电路单元所有的电容相对精确度。再有，根据第3方面所述专利技术的上述半导体集成电路，其包括各自的第1电极和第2电极，相互近距离配置的复数个电容单元。还有，上述第1配线是用于联接上述各个电路单元的上述第1电极的第1电极配线、上述第2配线是用于联接上述各个电路单元的上述第2电极的第2电极配线、上述屏蔽线是为控制包含上述第1电极配线和第2电极配线之间的电容耦合、上述第1电极配线和第2电极配线之间的电容耦合而设置的。因此，根据上述第3方面所述的专利技术，可同时减小和控制以下的电容耦合，即，在复数个电容单元中，各个第1电极是供给各个电容单元个别电位的个别电极；各个第2电极是供给各个电容单元共同电位的共同电极，各个电容单元的各自的电极配线和其他的各个电容单元的共同电极的电容耦合、以及各个电容单元的个别电极配线和其他的各个电容单元的共同电极配线的电容耦合。还有，根据上述地4方面所述的专利技术，在上述集成电路中，上述屏蔽线是为了控制上述第2电极配线和上述第1电极的电容耦合而设置的。进一步，根据第4方面所述的专利技术，在复数电容单元中，第1电极和第2电极是各个电容单元的个别电极时，不仅可以控制第1电极配线和第2电极配线之间的电容耦合以及第1电极配线和第2电极之间的电容耦合，还可以控制第2电极配线和第1电极之间的电容耦合。附图说明图1是本专利技术实施例1的电容序列构成的模式平面图。图2是本专利技术实施例2的单位电容单元构成的模式平面图。图3是图2的II-II断面图。图4是本专利技术实施例3的单位电容单元构成的模式平面图。图5是图4的IV-IV断面图。图6是本专利技术实施例4的电容单元构成的模式平面图。图7是无屏蔽线的单位电容单元构成的模式平面图，与图6对应。图8是本专利技术实施例5的电容序列构成的模式平面图。图9是无屏蔽线的单位电容单元构成的模式平面图，与图8对应。图10表示电容序列的寄生电容发生状态的等价电路图，图10(a)是有屏蔽线的情况，图10(b)是没有屏蔽线的情况。图11表示本专利技术实施例6的单位电容单元构成的模式平面图。图12是无屏蔽本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：排列在Ｎ×Ｍ矩阵中的多个电容器单元，每个电容器单元具有形成在第一导电层中的第一电极，和形成在第二导电层上的第二电极，第二导电层在第一导电层之上；和在所述多个电容器单元的至少两个电容器单元之间，形成在 第一导电层和第二导电层中的至少一个导电层的区域中的屏蔽线。

【技术特征摘要】
JP 2001-7-4 2001-2032161.一种半导体集成电路，包括排列在N×M矩阵中的多个电容器单元，每个电容器单元具有形成在第一导电层中的第一电极，和形成在第二导电层上的第二电极，第二导电层在第一导电层之上；和在所述多个电容器单元的至少两个电容器单元之间，形成在第一导电层和第二导电层中的至少一个导电层的区域中的屏蔽线。2.根据权利要求1所述的半导体集成电路，其中所述区域对应于所述至少两个电容器单元之间的连续区域。3.根据权利要求1所述的半导体集成电路，其中所述区域对应于沿所述至少两个电容器单元之一的长度延伸的区域。4.根据权利要求1所述的半导体集成电路，其中所述区域对应于围绕所述至少两个电容器单元的区域。5.根据权利要求1所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域中的每一个各围绕所述多个电容器单元中的每一个。6.根据权利要求1所述的半导体集成电路，其中所述区域对应于所述至少两个电容器单元之间的第一导电层和第二导电层二者的区域。7.根据权利要求6所述的半导体集成电路，其中所述区域对应于围绕所述至少两个电容器单元的区域。8.根据权利要求1所述的半导体集成电路，其中N和M各为大于1的整数值。9.根据权利要求8所述的半导体集成电路，其中所述多个电容器单元排列在2×2矩阵中。10.根据权利要求8所述的半导体集成电路，其中所述区域对应于所述多个电容器单元的相邻电容器单元之间的连续区域。11.根据权利要求8所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域各沿所述多个电容器单元的相应的相邻电容器单元之一的长度延伸。12.根据权利要求8所述的半导体集成电路，其中所述区域对应于围绕所述多个电容器单元的区域。13.根据权利要求8所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域中的每一个各围绕所述多个电容器单元中的每一个。14.根据权利要求8所述的半导体集成电路，其中所述区域对应于所述多个电容器单元的相邻电容器单元之间的第一导电...

【专利技术属性】
技术研发人员：宫田美模，村田健治，野间崎大辅，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]