芯片内建电感元件制造技术

本发明专利技术揭示一种芯片内建电感元件，其包括：第一绕线部及第二绕线部，相互对称的设置于一基底上的绝缘层内且相互电连接。第一绕线部及第二绕线部包括至少二同心排列的半圈型导线部，其中至少一相对外侧的半圈型导线部的截面积小于至少一相对内侧的半圈型导线部的截面积。

【技术实现步骤摘要】

本专利技术涉及一种半导体电路，特别是涉及一种差动型操作(differentialoperation)的芯片内建电感元件。
技术介绍
许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了无源元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体工艺技术而形成芯片内建部件，例如芯片内建电感元件(on-chip inductor)。以芯片内建电感元件的设计而言，越来越多的无线通讯设计使用差动电路以降低共模(common mode)噪声，而运用于上述差动电路的电感需为对称式来防止共模噪声产生。而随着集成电路设计的向上发展，目前着重于将不同的功能整合于单一芯片上，以降低工艺复杂度以及任何对于制造成品率的冲击。将不同的功能整合于单一芯片即为所熟习的系统芯片(system on chip，SOC)。另外，在通讯系统的快速发展下，系统芯片通常具有射频电路以及数字或基频(baseband)电路。由于射频电路在系统芯片中所占的面积明显小于数字或基频电路，因此整个芯片设计是采用数字或基频电路的工艺。因此，相较于一般射频电路的电感元件，系统芯片中的电感元件的线圈厚度较薄而使得品质因数(quality factor/Q value)降低。然而，差动信号操作的电感元件中相邻的线圈会通过具有180度相差的信号而产生较大寄生电容，因而无法通过缩短线圈之间的间距来提升品质因数。由于将不同的功能整合于单一芯片为集成电路设计的发展趋势，因此有必要寻求一种新的电感元件结构以增加电感元件的品质因数。
技术实现思路
有鉴于此，本专利技术提供一种芯片内建电感元件，通过改变电感元件中线圈(coil)的截面积大小，以增加电感元件的品质因数。根据上述的目的，本专利技术提供一种芯片内建电感元件，包括一绝缘层、一第一绕线部及一第二绕线部。绝缘层设置于一基底上。第一绕线部及第二绕线部相互对称的设置于绝缘层内且相互电连接。每一绕线部包括至少二同心排列的半圈型导线部，其中至少一相对外侧的半圈型导线部的截面积小于至少一相对内侧的该半圈型导线部的截面积。又根据上述的目的，本专利技术提供一种芯片内建电感元件，包括一绝缘层、一第一绕线部及一第二绕线部。绝缘层设置于一基底上。第一绕线部及第二绕线部相互对称设置于绝缘层内且相互电连接。每一绕线部包括由内而外同心排列的第一半圈型导线、第二半圈型导线、及第三半圈型导线，其中这些半圈型导线具有大体相同的厚度且第二半圈型导线具有最大的线宽。又根据上述的目的，本专利技术提供一种芯片内建电感元件，包括一绝缘层、一第一绕线部及一第二绕线部。绝缘层设置于一基底上。第一绕线部及第二绕线部相互对称设置于绝缘层内且相互电连接。第一绕线部及第二绕线部包括第一半圈型顶层导线、第二半圈型顶层导线、及第三半圈型顶层导线以及第一多层导线结构及第二多层导线结构。第一半圈型顶层导线、第二半圈型顶层导线、及第三半圈型顶层导线由内而外同心排列。第一多层导线结构及第二多层导线结构分别位于第一半圈型顶层导线及第二半圈型顶层导线下方且与其电连接，第一多层导线结构及第二多层导线结构包括多个重叠且分开的导线以及用以电连接这些导线的多个导电插塞，且第二多层导线结构中导线的层数不同于第一多层导线结构中导线的层数。又根据上述的目的，本专利技术提供一种芯片内建电感元件，适用于一半导体电路，半导体电路包括一基底、一绝缘层设置于基底上、及多个导体层依序设置于绝缘层中，芯片内建电感元件包括一第一绕线部及一第二绕线部，相互对称设置于绝缘层内且相互电连接，第一绕线部及第二绕线部包括至少二同心排列的半圈型导线部。最外侧的半圈型导线部的截面积小于一相对内侧的半圈型导线部的截面积。附图说明图1A绘示出本专利技术实施例的二匝芯片内建电感元件的平面示意图。图1B绘示出图1A中芯片内建电感元件的多层导线结构平面示意图。图1C绘示出图1A中I-I’线的剖面示意图。图2A绘示出本专利技术实施例的三匝芯片内建电感元件的平面示意图。图2B绘示出图2A中I-I’线的一实施例的剖面示意图。图2C绘示出图2A中I-I’线的另一实施例的剖面示意图。图2D绘示出图2A中I-I’线的又一实施例的剖面示意图。图3绘示出绘示出本专利技术另一实施例的三匝芯片内建电感元件的平面示意图。简单符号说明2～虚线；10～第一端；20～第二端；30、40～侧向延伸部；101～导线层；200～基底；201、202、203、204、205、206～半圈型顶层导线；201a、202a、203a、203b、204a、204b～多层导线结构；211、212、213、214、221、222、223、224、231、232、233、234～半圈型导线；210～绝缘层；211、217～下跨接层；213、215～上跨接层；W、W1、W2、W3～线宽。具体实施例方式以下配合图1A至1C说明本专利技术实施例的芯片内建电感元件，其中图1A绘示出本专利技术实施例的二匝芯片内建电感元件的平面示意图、图1B绘示出图1A中芯片内建电感元件的多层导线结构平面示意图、图1C绘示出图1A中I-I’线的剖面示意图。芯片内建电感元件，适用于一半导体电路。半导体电路包括一基底200、设置于基底200上的绝缘层210、以及依序设置于绝缘层210中的多个导体层，如图1C所示。基底200包括一硅基底或其它现有的半导体材料基底。基底200中可包含各种不同的元件，例如晶体管、电阻、及其它习用的半导体元件。再者，基底200亦可包含其它导电层(例如，铜、铝、或其合金)以及绝缘层(例如，氧化硅层、氮化硅层、或低介电材料层)。此处为了简化图式，仅以一平整基底表示之。另外，绝缘层210可为一单层低介电材料层或是多层介电结构。例如，多层介电材料层与多层导体层依序交错形成在基底200之上。在本实施例中，绝缘层210可包括氧化硅层、氮化硅层、或低介电材料层。请参照图1A，芯片内建电感元件包括第一及第二绕线部。第一绕线部设置于绝缘层210内，且位于虚线2的一第一侧。第一绕线部包括由内而外同心排列的二半圈型导线部。外侧的半圈型导线部由一半圈型顶层导线203所构成，而半圈型顶层导线203可由绝缘层210中的多个导体层的一第一导体层(即，顶层导体层)所定义而成。内侧的半圈型导线部由一半圈型顶层导线201以及位于其下方的多层导线结构201a所构成，如图1B及1C所示。同样地，半圈型顶层导线201可由绝缘层210中的多个导体层的一第一导体层(即，顶层导体层)所定义而成。半圈型顶层导线201与半圈型顶层导线203具有大体相同的厚度及线宽。多层导线结构201a通过至少一导电插塞(未绘示)与半圈型顶层导线201电连接，且包括多个重叠且分开的半圈型导线以及用以电连接这些半圈型导线的多个导电插塞(未绘示)。为了简化图式，此处仅以三个半圈型导线211、221及231作为范例说明，这些半圈型导线211、221及231可由绝缘层210中顶层导体层下方的不同导体层所定义而成。例如，第二导体层、第三导体层及第四导体层。需注意的是多层导线结构201a中导线层数可依设计需求而定。第二绕线部设置于绝缘层210内，且位于虚线2的一相对于第一侧的第二侧。第二绕线部本文档来自技高网...

【技术保护点】
一种芯片内建电感元件，包括：绝缘层，设置于基底上；以及第一绕线部及第二绕线部，相互对称设置于该绝缘层内且相互电连接，该第一绕线部及该第二绕线部包括至少二同心排列的半圈型导线部；其中至少一相对外侧的该半圈型导线部的截面积小于至少一相对内侧的该半圈型导线部的截面积。

【技术特征摘要】
1.一种芯片内建电感元件，包括绝缘层，设置于基底上；以及第一绕线部及第二绕线部，相互对称设置于该绝缘层内且相互电连接，该第一绕线部及该第二绕线部包括至少二同心排列的半圈型导线部；其中至少一相对外侧的该半圈型导线部的截面积小于至少一相对内侧的该半圈型导线部的截面积。2.如权利要求1所述的芯片内建电感元件，其中位于相对内侧的该半圈型导线部包括第一半圈型顶层导线；以及第一多层导线结构，位于该半圈型顶层导线下方且与其电连接，包括多个重叠且分开的导线以及用以电连接该等导线的多个导电插塞。3.如权利要求2所述的芯片内建电感元件，其中位于相对外侧的该半圈型导线部包括第二半圈型顶层导线，其与该第一半圈型顶层导线具有大体相同线宽及厚度。4.如权利要求3所述的芯片内建电感元件，其中位于相对外侧的该半圈型导线部还包括第二多层导线结构，位于该第二半圈型顶层导线下方且与其电连接。5.如权利要求4所述的芯片内建电感元件，其中该第二多层导线结构...

【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[]