一种低栅漏电容沟槽型功率器件及其制造方法技术

本发明专利技术涉及一种低栅漏电容沟槽功率器件，包括有源区、分压区、截止环和划片道，所述有源区具体包括衬底，依次设置在所述衬底上的N型外延层、P型外延层和金属层，其特征在于，所述有源区还包括：贯穿设置在所述N型外延层、P型外延层以及金属层内部的多个氧化硅区，以及设置在每个所述氧化硅区内部两侧的栅电极。本发明专利技术通过将多晶硅生成的栅电极使用介质隔开，减小了寄生电容的有效面积，从而减小了栅漏电容。

【技术实现步骤摘要】

本专利技术涉及半导体芯片制造工艺技术领，尤其是涉及一种低栅漏电容沟槽型功率器件及其制造方法。
技术介绍
随着电子消费产品需求的增长，金属氧化物半导体场效应管(MOSFET)的需求越来越大。功率场效应管主要包括垂直双扩散场效应管VDMOS(Vertical Double-Diffused MOSFET)和横向双扩散场效应管LDMOS(Lateral Double-Diffused MOSFET)两种类型。其中，沟槽型VDMOS晶体管(Trench Vertical MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在功率器件领域。图1示出了现有的垂直双扩散场效应晶体管(VDMOS)的有源区的结构示意图。如图1所示，在衬底10和N型外延处形成漏极，在P型外延30与金属层70处形成漏极，漏极50设置在N型外延层20和P型外延层30的内部，并且使用介质材料60将漏极50与金属层70隔开。这种将漏源两极分别设置在器件的两侧的结构，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。垂直双扩散场效应晶体管(VDMOS)的最重要的性能参数就是工作损耗，工作损耗可以分为导通损耗，截止损耗和开关损耗三部分。其中导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。为了满足功率器件适应高频应用的要求，降低功率器件的开关损耗，提高器件的
工作效率，具有重要的意义。功率器件的开关损耗大小由寄生电容大小决定，寄生电容可以分为栅源电容，栅漏电容和源漏电容三部分。其中栅漏电容对器件的开关损耗影响最大，栅漏电容可以分为氧化层电容和耗尽层电容两部分，氧化层电容受栅氧厚度影响，耗尽层电容受工艺和器件结构影响较大。
技术实现思路
基于上述问题，本专利技术提供一种低栅漏电容沟槽型功率器件及其制造方法，通过将多晶硅生成的栅电极使用介质隔开，减小了寄生电容的有效面积，从而减小了栅漏电容。根据本专利技术的一个方面，提供一种低栅漏电容沟槽功率器件，包括有源区、分压区、截止环和划片道，所述有源具体包括衬底，依次设置在所述衬底上的N型外延层、P型外延层和金属层，其特征在于，所述有源区还包括：贯穿设置在所述N型外延层、P型外延层以及金属层内部的多个氧化硅区，以及设置在每个所述氧化硅区内部两侧的栅电极。其中，所述多个氧化硅区间隔设置。其中，所述衬底为硅片。根据本专利技术的另一个方面，提供一种制造上述低栅漏电容沟槽功率器件的方法，该方法包括制备有源区、分压区、截止环和划片道，其特征在于，所述制备有源区的过程具体包括：S1、制备依次叠加的衬底、N型外延层和P型外延层，所述衬底为硅片；S2、在所述P型外延层的上表面的预设区域刻蚀形成多个沟槽，所述沟槽贯穿所述P型外延层，并且所述沟槽的底部位于所述N型外延层中；S3、在所述P型外延层的上表面以及所述沟槽表面形成氧化硅层；S4、在所述沟槽中填充多晶硅；S5、将所述沟槽中的多晶硅的中间区域去除，形成两个具有设定厚度的多晶硅层；S6、将所述沟槽中去除多晶硅的区域使用氧化硅进行填充，形成包围所述多晶硅层的氧化硅区；S7、在所述P型外延层上部和所述沟槽的氧化硅层上部制备金属层。其中，所述步骤S2具体包括：在所述P型外延层的表面，以光刻胶为掩膜，刻蚀形成沟槽，所述沟槽的底部位于所述N型外延层的内部。其中，所述氧化硅层通过对所述P型外延层和所述N型外延层进行热氧化形成。其中，所述步骤S4具体包括：在所述氧化硅层上制备多晶硅，并将所述沟槽填充至与所述P型外延上的多晶硅等高；去除所述P型外延层上的多晶硅和氧化硅层，并将所述凹槽中高于所述P型外延层的多晶硅去掉。其中，所述步骤S6具体包括：对所述凹槽中的多晶硅层和所述P型外延层的表面进行热氧化，形成氧化硅覆盖在所述P型外延层表面并填充所述凹槽中去除所述多晶硅的区域；去除所述P型外延层上的氧化硅，形成包围所述多晶硅层的氧化硅区。其中，所述方法还包括：在任一个步骤之后进行高温退火的步骤。其中，所述步骤S5之后，步骤S6之前还包括：在所述P型外延层上的设定区域进行源区离子注入。本专利技术所述的低栅漏电容沟槽型功率器件及其制造方法，通过将
多晶硅生成的栅电极使用介质隔开，减小了寄生电容的有效面积，从而减小了栅漏电容。另外，本专利技术的制造方法工艺简单，仅需要在常规工艺中增加一次刻蚀工艺，能够显著降低器件的寄生电容，减小导通损耗，同时对器件的其他性能不会产生影响。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1示出了现有的垂直双扩散场效应晶体管(VDMOS)的有源区的结构示意图。图2示出了现有的垂直双扩散场效应晶体管(VDMOS)器件的结构示意图。图3示出了本专利技术的低栅漏电容沟槽型功率器件的有源区的结构示意图。图4示出了本专利技术的制造低栅漏电容沟槽功率器件的方法的流程图。图5到图11示出了本专利技术一个实施例的低栅漏电容沟槽功率器件的制造工艺的截面图。具体实施方式下面将结合附图对本专利技术的实施例进行详细描述。本专利技术的低栅漏电容沟槽型功率器件是在现有的垂直双扩散场效应晶体管(VDMOS)的结构的基础上进行的改进，现有的VDMOS功率器件的结构示意图如图2所示。图2示出了现有的垂直双扩散场效应晶体管(VDMOS)器件的结构示意图。如图2所示，现有的VDMOS功率器件的结构包括有源区、依次包围设置的分压区、截止环以及划片道。本专利技术主要是针对有源区进行了结构的改造，因此，为了简化说明，本专利技术的功率器件的结构以及
制作方法均只针对有源区进行描述，对功率器件的其他部件的结构以及制作方法不做具体的限定，现有的功率器件的结构以及制作工艺均适用于本申请的功率器件。图3示出了本专利技术的低栅漏电容沟槽型功率器件的有源区的结构示意图。在本专利技术的一个实施例中，提供一种低栅漏电容沟槽功率器件，包括有源区、分压区、截止环和划片道，所述有源区具体包括：衬底10，依次设置在所述衬底10上的N型外延层20、P型外延层30和金属层70，贯穿设置在N型外延层20、P型外延层30以及金属层70内部的多个氧化硅区40，以及设置在每个氧化硅区40内部两侧的栅电极80。在本实施例中，多个氧化硅区40间隔设置，每个氧化硅区40中的两个都设置有栅电极80。另外，本申请将栅电极80设置成两个，在保证栅极结构功能的同时，可以减小寄生电容的有效面积，从而减小了栅漏电容。另外，本实施例中的衬底为硅片，其晶向、掺杂类型根据功率器件的需要进行具体设置。另外，本实施例的衬底是N型衬底，其掺杂有N型杂质离子，N型杂质离子可以为磷离子、砷离子、锑离子中的一种或几种。N型外延层与衬底的材料可以相同或是不同，在本实施例中，N型外延层使用的是掺杂的硅片或是在衬底上直接掺杂N型离子形成的。P型外延层是掺杂有P型离子的硅片,P型掺杂离子可以是硼离子、镓离子、铟离子中的一种或几种。本实施例中的功率器件的其他部分结构，如源区、漏区等，与现有技术中的功率器件的结构相同，在此处不再详述。在本专利技术的另一个实本文档来自技高网...

【技术保护点】
一种低栅漏电容沟槽功率器件，包括有源区、分压区、截止环和划片道，所述有源区包括衬底，依次设置在所述衬底上的N型外延层、P型外延层和金属层，其特征在于，所述有源区还包括：贯穿设置在所述N型外延层、P型外延层以及金属层内部的多个氧化硅区，以及设置在每个所述氧化硅区内部两侧的栅电极。

【技术特征摘要】
1.一种低栅漏电容沟槽功率器件，包括有源区、分压区、截止环和划片道，所述有源区包括衬底，依次设置在所述衬底上的N型外延层、P型外延层和金属层，其特征在于，所述有源区还包括：贯穿设置在所述N型外延层、P型外延层以及金属层内部的多个氧化硅区，以及设置在每个所述氧化硅区内部两侧的栅电极。2.根据权利要求1所述的低栅漏电容槽功率器件，其特征在于，所述多个氧化硅区间隔设置。3.根据权利要求1所述的低栅漏电容槽功率器件，其特征在于，所述衬底为硅片。4.一种制造如权利要求1-3所述低栅漏电容沟槽功率器件的方法，包括制备有源区、分压区、截止环和划片道，其特征在于，所述制备有源区的过程具体包括：S1、制备依次叠加的衬底、N型外延层和P型外延层，所述衬底为硅片；S2、在所述P型外延层的上表面的预设区域刻蚀形成多个沟槽，所述沟槽贯穿所述P型外延层，并且所述沟槽的底部位于所述N型外延层中；S3、在所述P型外延层的上表面以及所述沟槽表面形成氧化硅层；S4、在所述沟槽中填充多晶硅；S5、将所述沟槽中的多晶硅的中间区域去除，形成两个具有设定厚度的多晶硅层；S6、将所述沟槽中去除多晶硅的区域使用氧化硅进行填充，形成包围所述多晶硅层的氧化硅区；S7、在所述...

【专利技术属性】
技术研发人员：李理，马万里，赵圣哲，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11