一种半导体装置，其特征在于，包括： 第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值；以及 第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其中所述第一单元电容组件与所述第二单元电容组件具有相同的单元电容组件数量； 其中所述第一单元电容组件与所述第二单元电容组件排列成一阵列，且在每一列及每一栏中交替排置，而所述第一单元电容组件与所述第二单元电容组件的总数均分别大于２。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置，特别涉及一种电容组件对的设计与制 造方法；更具体地说，本专利技术涉及用于设计与制造电容组件对的半导体 装置及集成电路。
技术介绍
在现代集成电路中，例如用于混合模式或射频产品的电路中，常使 用 一 对具有相同电容值的电容组件。电容组件对的效能不匹配 (mismatch)是影响后来数字信号准确性的因素，因此最好能提供具有 高匹配电容值的电容组件对。图1示出了传统的电容组件对，其包括第一电容组件C1及第二电容 组件C2。电容组件Cl及C2具有相同的设计。每一电容组件Cl及C2 包括交替放置的多个第一插指(finger)及多个第二插指。电容组件Cl 及C2的电容值部分取决于插指的长度与数量。可通过增加插指的数量和 /或插指的长度来设计出较大的电容组件Cl及C2。然而，图1所示的电容组件对具有一些缺点。虽然电容组件Cl及 C2具有相同的设计，但是工艺对于位置环境而言是相当敏感的。举例而 言，电容组件C1及C2其中一个位于靠近图案疏离区(sparse region)之 处，而另一个位于靠近图案密集区(dense region)之处。不同的图案密 度会引起图案负载效应(loading effect)，因而造成外观尺寸的改变。如 此一来，电容组件C1及C2彼此便会出现不匹配的情形。 一般而言，工 艺的变异会随着电容组件Cl及C2的电容值增加而增加。为了解决工艺敏感性的问题，提供有改良的电容组件对，如图2所 示。改良的电容组件对包含排列成二对二阵列的四个单元电容组件，而 两个单元电容组件互相连接构成一个电容组件。每一单元电容交叉耦接(cross-couple)至另一单元电容组件。上述的布局方式有助于工艺敏感性的降低。为了顺应集成电路尺寸縮小化，而使用新的集成电路制造方法。特别是镶嵌工艺，其广泛使用于0.18微米及以下的技术，并可使用于电容 组件对的制造。镶嵌工艺通常是指形成介电层之后，在介电层中形成开 口，在开口内填入铜金属或是铜合金，以及通过化学机械研磨(CMP) 工艺对介电层及铜金属的表面进行平坦化。当电容组件对具有高电容值 时，使用CMP工艺将使电容组件对的效能不匹配更为严重。因此，有必 要寻求一种新的电容结构及其制造方法，用来改善效能不匹配的问题。
技术实现思路
有鉴于此，本专利技术目的在于提供用于设计与制造电容组件对的半导 体装置及集成电路，以改善电容组件对的效能不匹配问题。为了达到上述目的，本专利技术提供了一种半导体装置，其包括第一 电容组件及第二电容组件。第一电容组件包括彼此连接的多个第一单元 电容组件，且每一第一单元电容组件具有第一单元电容值；而第二电容 组件包括彼此连接的多个第二单元电容组件，且每一第二单元电容组件 具有第二单元电容值，其中这些第一单元电容组件与第二单元电容组件 具有相同的数量。这些第一单元电容组件与第二单元电容组件排列成一 个阵列，并在每一列及每一栏中交替排置且总数均分别大于2。为了达到上述目的，本专利技术还提供了一种集成电路，包括电容组 件阵列，其包括多个第一单元电容组件及多个第二单元电容组件，其中 电容组件阵列中第一单位电容组件与第二单元电容组件总数量不小于6， 且第一单元电容组件与第二单元电容组件在电容组件阵列的每一列及每 一栏中交替排置。每一第一单元电容组件包括第一共节点，包括第一 导电排线及与其连接的多个第一插指、多个第二插指，每一第二插指分 别位于第一插指中每两个之间并与其电性绝缘、以及第二导电排线，与 第二插指相互连接。每一第二单元电容组件包括第二共节点，包括第 三导电排线及与其连接的多个第三插指、多个第四插指，每一第四插指 分别位于第三插指中每两个之间并与其电性绝缘、以及第四导电排线，与第四插指相互连接。再者，第一单元电容组件的第一共节点相互连接、第二单元电容组件的第二共节点相互连接、第一单元电容组件的第二导电排线相互连接、以及第二单元电容组件的第四导电排线相互连接。为了达到上述目的，本专利技术还提供了另一种半导体装置，包括第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值，其小于200ff，或者具有第一单元面积，其小于200pm2;第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其小于200fF，或者具有第二单元面积，其小于200!im2。其中，这些第一单元电容组件与第二单元 电容组件具有相同的单元电容组件数量且彼此通过共节点相互连接。再者，这些第一单元电容组件与第二单元电容组件排列成一个阵列，且在 每一列及每一栏中交替排置。为了达到上述目的，本专利技术还提供了一种半导体装置的形成方法，包括形成具有相同数量的多个第一单元电容组件与多个第二单元电容组件，其中所述第一单元电容组件与第二单元电容组件的总数量不小于6，而这些第一单元电容组件与第二单元电容组件排列成一个阵列，且在每一列及每一栏中交替排置。上述方法还包括相互连接这些第一单元电容组件而形成第一电容组件，以及相互连接这些第二单元电容组件而 形成第二电容组件。为了达到上述目的，本专利技术还提供了另一种半导体装置的形成方法，包括提供电容组件对的目标电容值；决定将所述目标电容值划分为单 元电容值的总数，使每一单元电容值小于200ff;形成多个第一单元电容组件，而每一第一单元电容组件具有所述单元电容值或者具有单元面积小于20(^m、其中所述第一单元电容组件的数量与所述划分的总数相同； 形成多个第二单元电容组件，其数量相同于第一单元电容组件，而这些 第一单元电容组件与第二单元电容组件排列成一个阵列，且在每一列及 每一栏中交替排置；相互连接这些第一单元电容组件而形成第一电容组 件；以及相互连接这些第二单元电容组件而形成第二电容组件。总之，应用上述本专利技术技术方案，能够有效降低工艺变异的敏感性。 从而使得，可在不增加电容值不匹配的情形下形成较大的电容组件对。附图说明图1为现有技术中电容组件对的平面示意图，其中电容组件对的每 一电容组件包括单一电容组件；图2为现有技术中电容组件对的平面示意图，其中二个单元电容组 件相互连接而形成电容组件对的电容组件；图3为根据本专利技术实施例的电容组件对的平面示意图，其中电容组 件对的每一电容组件包括四个相互连接的单元电容组件；图4为根据本专利技术实施例的可扩展的电容组件对的平面示意图5为电容组件对的电容值不匹配与电容值的函数关系图6为正规化的电容值不匹配与电容值的函数关系图7为正规化的电容值不匹配与鬼容组件对中单元电容组件数量的 函数关系图；以及图8为根据本专利技术实施例的电容组件对的平面示意图，其中电容组 件对中的二个电容没有共节点。并且，附图中主要标记说明如下10、 12、 14 线；16、 18 虚线；Bl、 B2 排线；Cl、 C2 电容组件； D 共节点；Fl、 F2、 F3、 F4 插指。 具体实施例方式以下介绍本专利技术实施例的制作与使用。然而，本领域技术人员当可 轻易了解本专利技术所提供许多可应用的专利技术概念可实施在广泛多样化的特 定背景。下述特定实施例仅用于说明以特定方法制作及使用本专利技术，并 非用于局限本专利技术的范围。图3为根据本专利技术实施例电容组件对的平面示意图，其中包括排列 成二对四阵列的八个单元电容组件。本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，包括：第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值；以及第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其中所述第一单元电容组件与所述第二单元电容组件具有相同的单元电容组件数量；其中所述第一单元电容组件与所述第二单元电容组件排列成一阵列，且在每一列及每一栏中交替排置，而所述第一单元电容组件与所述第二单元电容组件的总数均分别大于２。
【技术特征摘要】
1.一种半导体装置，其特征在于，包括第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值；以及第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其中所述第一单元电容组件与所述第二单元电容组件具有相同的单元电容组件数量；其中所述第一单元电容组件与所述第二单元电容组件排列成一阵列，且在每一列及每一栏中交替排置，而所述第一单元电容组件与所述第二单元电容组件的总数均分别大于2。2. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容组件与所述第二单元电容组件分别小于200fF。3. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容组件与所述第二单元电容组件的面积分别小于200|im2。4. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容组件与所述第二单元电容组件通过共节点而相互连接。5. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容组件与所述第二单元电容组件没有共节点。6. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容组件与所述第二单元电容组件具有共节点。7. 如权利要求1所述的半导体装置，其特征在于，所述第一单元电 容值与所述第二单元电容值相等。8. 如权利要求l所述的半导体装置，其特征在于，所述第一单元电 容值与所述第二单元电容值不相等。9. 一种集成电路，其特征在于，包括第一电容组件阵列，包括多个第一单元电容组件及多个第二单元电 容组件，其特征在于，所述第一电容组件阵列中所述第一单位电容组件与所述第二单元电容组件的总数量不小于6，...
【专利技术属性】
技术研发人员：陈家逸，张家龙，赵治平，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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