用于流水线插入的电路和方法技术

本发明专利技术通过以下方式在集成电路芯片上传输数据：首先沿分段数据线（１２０－１２２）的第一段（１２０）传输第一数据部分，然后沿所述分段数据线的第二段（１２１）传输所述第一数据部分，同时沿所述分段数据线的所述第一段传输第二数据部分。本发明专利技术将单个数据传输分成这样的不同数据部分，并且以后在所有所述不同数据部分已沿所述分段数据线的所有部分被单独地传输后，将所述不同数据部分重新装配成所述单个数据传输。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及在集成电路芯片结构之间传输数据，更具体地说，涉及一种用于在集成电路芯片结构之间传输数据的全新的结构和方法，其通过沿单个数据传输线的不同段同时传输(例如，流水线操作)不同数据部分，显著提高了现有数据传输线的利用率。
技术介绍
随着集成电路芯片内器件大小的减小和时钟速度的增加，将数据从芯片的一个部分传输到另一个部分变得越来越困难。本质上，由于器件大小减小和时钟速度增加，即使数据传输线实际上保持相同大小，由于它们周围环境的不断减小，数据传输线实际上相对变得更长了。换言之，先前的数据传输线可能跨越10,000个器件，而同样大小的数据传输线现在可能跨越100,000个器件。某些芯片在数据跨芯片传输时利用缓冲器来再驱动信号；但是，在某些点，随着缓冲器数量的增加，传输信号所需的时间不可接受地减少。因此，重新缓冲已传输的信号达到了减小返回的点，并且在某些情况下，无法适应器件大小的减小和时钟速度的增加。集成电路设计者必须平衡时钟树以便考虑到跨芯片的数据传输的最大时间。无论何种时滞存在都必须最终出自时钟周期时间，这减慢了时钟。此外，时钟树消耗的功率占芯片整体功耗的很大一部分。以下描述的本专利技术通过提出一种用于在集成电路芯片结构之间传输数据的全新的结构和方法解决了这些问题，所述结构和方法通过沿单个数据传输线的不同段同时传输不同数据部分，显著提高了现有数据传输线的利用率。
技术实现思路
本专利技术通过以下方式在集成电路芯片上传输数据首先沿分段数据线的第一段传输第一数据部分，然后沿所述分段数据线的第二段传输所述第一数据部分，同时沿所述分段数据线的所述第一段传输第二数据部分。本专利技术将单个数据传输分成这样的不同数据部分，并且以后在所有所述不同数据部分已沿所述分段数据线的所有部分被单独地传输后，将所述不同数据部分重新装配成所述单个数据传输。因此，本专利技术沿所述分段数据线的各段同时传输不同的数据部分，使得在所述分段数据线的所述第二段传送所述第一数据部分的同时，所述分段数据线的所述第一段同时传送所述第二数据部分。更具体地说，本专利技术提供了一种具有分段数据线和置于所述分段数据线的各段之间的数据传输器的集成电路芯片。每个数据传输器都同时沿所述分段数据线的不同段传输不同的数据部分。在所述分段数据线的一端处的启动器(发送器)将单个数据传输分成不同的数据部分，并且在所述分段数据线的另一端处的收集器(接收器)在所有所述不同数据部分已沿所述分段数据线的所有部分被单独地传输后，将所述不同数据部分组合成所述原始的单个数据传输。所述不同的数据部分包括独立于系统时钟的自定时数据部分。因此，所述数据传输器和所述数据接收器彼此同步，而不是与系统时钟同步。所述数据发送器和所述数据传输器适合于同时沿所述分段数据线的所述各段中的每个段传送所述自定时数据部分中的一个数据部分，使得所述分段数据线的所述各段中的每个段同时传送不同的自定时数据部分。所述分段数据线可以是单个数据源与单个数据目标之间的单个数据通信线，或者是至少一个数据源与多个数据目标之间的数据通信网络。所述数据传输器(以及所述收集器)适合于当每个所述数据传输器将数据转发到下一个数据传输器时，将数据接收确认返回给先前的数据传输器(以及所述启动器)。当与常规的数据传输系统相比时，本专利技术提供了相同的等待时间，但显著增加了吞吐量(对于给定大小的传输线而言)。例如，在常规的传输线需要一定数量的时钟周期(例如，10个时钟周期)来传送数据的单个部分(例如，1个字节)的情况下，本专利技术也只需要同样数量的时钟周期来传送同样的数据量。因此，本专利技术具有与常规的传输线相同的等待时间。但是，本专利技术提供了显著增加的吞吐量。常规系统一次只能沿整个数据传输线发送数据的一部分。与此相反，由于本专利技术沿数据传输线的不同段同时传送数据的不同部分，借助本专利技术，可以每隔一个时钟周期(例如，当接收到来自线中下一个传输器的确认时)发送一个新的数据部分。因此，通过显著增加吞吐量，本专利技术减少了在相同大小(和相同长度)的数据传输线上传输相同数据量所需的时钟周期数。附图说明从以下参考附图的详细说明可以更好地理解本专利技术，这些附图是图1是根据本专利技术的数据传输系统的示意图；图2是图1中示出的启动器与传输器之间的接口的示意图；图3是图1中示出的启动器与收集器之间的接口的示意图；图4是允许图2和3中示出的状态机正确地前进的专利技术结构的示意图；图5是根据本专利技术的数据传输系统的示意图；以及图6是示出了本专利技术的优选方法的流程图。具体实施例方式如上所述，本专利技术通过提出一种用于在集成电路芯片结构之间传输数据的全新的结构和方法解决了常规的数据传输问题，所述结构和方法通过沿单个数据传输线的不同段同时传输不同数据部分，显著提高了现有数据传输线的利用率。本专利技术使用存储元件来实现同时的多个数据传输。本专利技术采用的方法将跨芯片通信分成较短的自定时元件，其可以利用自定时请求和确认握手来分解确认响应返回前必须通过的总距离，这显著减少了一则信息停留在给定导线段上的总时间。更具体地说，参考图1，本专利技术通过以下方式在集成电路芯片上传输数据首先沿分段数据线120-122的第一段120传输第一数据部分，然后沿所述分段数据线的第二段121传输所述第一数据部分，同时沿所述分段数据线的所述第一段120传输第二数据部分。本专利技术将单个数据传输分成这样的不同数据部分，并且以后在所有所述不同数据部分已沿所述分段数据线的所有部分被单独地传输后，将所述不同数据部分重新装配成所述单个数据传输。因此，本专利技术沿所述分段数据线的各段同时传输不同的数据部分，使得在所述分段数据线的所述第二段121传送所述第一数据部分的同时，所述分段数据线的所述第一段120同时传送所述第二数据部分。更具体地说，本专利技术提供了一种具有一个或多个分段数据线120-122和置于所述分段数据线的各段之间的数据传输器112的集成电路芯片。每个数据传输器112都同时沿所述分段数据线的不同段传输不同的数据部分。在所述分段数据线的一端处的启动器(发送器)111将单个数据传输分成不同的数据部分，并且在所述分段数据线的另一端处的收集器(接收器)114在所有所述不同数据部分已沿所述分段数据线的所有部分被单独地传输后，将所述不同数据部分组合成所述原始的单个数据传输。所述数据源和目标被示为时钟逻辑A116和B115，它们可以工作在相同或不同的时钟速率。所述不同的数据部分包括独立于系统时钟的自定时数据部分。因此，所述数据传输器和所述数据接收器彼此同步，而不是与任何系统时钟(115，116)同步。所述数据发送器和所述数据传输器适合于同时沿所述分段数据线的所述各段中的每个段传送所述自定时数据部分中的一个数据部分，使得所述分段数据线的所述各段中的每个段同时传送不同的自定时数据部分。更具体地说，图2示出了启动器111(其具有时钟域部分和自定时域部分)与一个传输器112(其在自定时域中)之间的交互。当启动器111将单个数据传输分成多个数据部分时通信发生。每个所述数据部分都被存储在启动器111中的许多锁存器202中的一个锁存器中。锁存器202的大小优选地与传输线的宽度相匹配，使得单独的锁存器内的所有数据可以沿分段数据线120-122被同时传输。启动器利用时钟状态机200来确保被传输的数据本文档来自技高网...

【技术保护点】
一种集成电路芯片，所述集成电路芯片包括：分段数据线；以及置于所述分段数据线的各段之间的数据传输器，其中所述数据传输器适合于同时沿所述分段数据线的各段传输不同的数据部分，使得所述分段数据线的第一段传送第一数据部分，并且 所述分段数据线的第二段同时传送第二数据部分。

【技术特征摘要】
【国外来华专利技术】US 2003-7-1 10/604,2051.一种集成电路芯片，所述集成电路芯片包括分段数据线；以及置于所述分段数据线的各段之间的数据传输器，其中所述数据传输器适合于同时沿所述分段数据线的各段传输不同的数据部分，使得所述分段数据线的第一段传送第一数据部分，并且所述分段数据线的第二段同时传送第二数据部分。2.根据权利要求1的集成电路芯片，还包括与所述分段数据线相连的收集器，其中所述收集器适合于将所述不同的数据部分组合成单个数据传输。3.根据权利要求2的集成电路芯片，还包括适合于将所述单个数据传输分解成所述不同的数据部分的启动器。4.根据权利要求2的集成电路芯片，其中所述不同的数据部分包括自定时数据部分。5.根据权利要求1的集成电路芯片，其中所述分段数据线包括在单个数据源与单个数据目标之间的单个数据通信线。6.根据权利要求1的集成电路芯片，其中所述分段数据线包括在至少一个数据源与多个数据目标之间的数据通信网络。7.根据权利要求1的集成电路芯片，其中所述数据传输器适合于当每个所述数据传输器将数据转发到下一个数据传输器时，将数据接...

【专利技术属性】
技术研发人员：RS霍顿，DW米尔顿，CR奥格尔维，PM沙涅里，ST文特罗内，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]