制造具有降低的欧姆损耗的多层半导体结构的方法技术

本发明专利技术提供了一种制造以相对于标准的多层结构具有降低的欧姆损耗为特征的多层半导体结构的方法。该半导体结构包括电阻率大于３ｋΩ.ｃｍ的高电阻率硅衬底、有源半导体层以及在硅衬底和有源半导体层之间的绝缘层。该方法包括，通过相对于现有技术器件增加在绝缘层和硅衬底之间的电荷阱密度来抑制在高电阻率硅衬底内的欧姆损耗。尤其是，这可以通过在硅衬底和绝缘层之间施加中间层来获得，该中间层包括具有一定尺寸的晶粒，其中中间层的晶粒的平均尺寸小于１５０ｎｍ，优选小于５０ｎｍ。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造包含高电阻率(HR)硅衬底、有源半导体层以及硅衬底和有源半导体层之间的绝缘层的多层半导体结构的方法。本专利技术还涉及由此所获得的多层半导体结构。尤其是，本专利技术涉及适合于在例如射频(RF)之类的高频(HF，即采用高于100MHz的工作频率)集成电路中所使用的多层半导体结构及其制造方法。(2)
技术介绍
多层半导体结构包括多个层，多个层中的至少一些层由不同材料制成。这种多层半导体结构的一个例子是绝缘体上外延硅(SOI)结构。SOI包括薄的(从几十纳米直到几微米)有源层，特征是低电阻率(几个Ω.cm的量级，例如5到30Ω.cm)；在现有技术的目前状态中，有源层是由单晶硅制成，以便芯片制造商在生产过程中能够继续使用传统的制造工艺和设备；厚的(几百微米)衬底，例如硅，特征是典型的电阻率为20Ω.cm或更大；较薄的(几百纳米)的绝缘层，用于使硅与有源层的电气绝缘，例如在硅和有源层之间的SiO2。有源层是为了容纳元件，通常为电子或光电子元件。图7示出了制造传统的SOI晶圆方法的各个步骤。首先，氧化层70形成在第一硅衬底71上，打算用作有源层。然后，要被用作厚衬底的第二硅衬底72通过热键合方法被安装在氧化层70上。最后，倒置该合成的结构，通过研磨或注册商标为Smart Cut的工艺使第一硅表面71的上表面变薄，直到达到适合的预定厚度。然后，对第一硅衬底71的上表面抛光，从而形成传统的SOI晶圆。在半导体技术的范畴，SOI晶圆表现出众多优于传统的硅体积(bulk)晶圆的优点，并且当前被广泛地用于模拟和数字技术二者的应用。然而，对高频应用而言，众所周知，在有源层中元件产生的电场线会不顾绝缘层的绝缘效应而穿过绝缘层，且渗入到衬底，导致衬底内的欧姆损耗。因此，适合于HF应用的SOI晶圆应当具有尽可能低的HF欧姆损耗的水平。如果衬底的电阻率高于3kΩ.cm，通常认为欧姆损耗是可以忽略的。这样的衬底被称为高电阻率(HR)衬底。与通常用在CMOS技术中的标准电阻率衬底的约为20Ω.cm相比较，当前制造的HR硅衬底能够具有大约104Ω.cm的电阻率。因此，在HF应用中使用HR衬底能够大大降低损耗和耦合(串扰)。HR衬底常用于制造HR SOI晶圆。但是，HR SOT晶圆的一个主要缺点是它们有效电阻率的降低，尤其是对高频应用而言。在本文中，有效电阻率被定义为用制造在绝缘层上面的HF电路来看的电阻率的实际值，该HF电路是在当前标准的CMOS工艺中的有源层内或在更高的金属层中。例如，已经显示出HR SOI晶圆的有效电阻率在绝缘层的厚度为105nm和绝缘层的固定电荷密度Qox低至1010/cm2的情况下，会导致有效电阻率为大约300Ω.cm，这比衬底电阻率低一个数量级以上。当然，这相当大地增加了欧姆损耗并使这样的衬底不适合于HF应用。还被显示出的是，采用几个微米厚的绝缘层的多层标准CMOS工艺会产生非常高的Qox值(数量级为几个1011/cm2)。在这种情况下，尽管绝缘体具有大的厚度，有效电阻率也被发现是比衬底电阻率低一个数量级以上。理想地是，如本专利技术设计的多层结构在衬底中具有尽可能低的欧姆损耗。由于这些损耗使多层结构的电性能尤其是用于高频应用的电性能恶化，它们被认为是有害的。(3)
技术实现思路
本专利技术的目的是提供一种制造上述类型的多层半导体结构的制造方法，其中电损耗降低，较佳地是被尽可能地降低，以及提供一种例如由该方法制成的这样的多层半导体结构，其中电损耗被降低或最小化，优选在高频应用电损耗被降低或最小化。此外，本专利技术的目的是提供一种热动力学稳定的多层结构。通过根据本专利技术的方法和器件实现上面的目的。本专利技术特殊的和较佳的方面在附属的独立和从属权利要求中陈述。从属权利要求的特征可以结合独立权利要求的特征以及其它从属权利要求的特征适当地而不只是明确地在权利要求中陈述。在第一方面，本专利技术提供了一种制造多层半导体结构的方法，该多层半导体结构包括电阻率高于3kΩ.cm的高电阻率硅衬底、有源层以及在硅衬底和有源半导体层之间的绝缘层。该方法包括通过改变，例如对于现有技术的器件在绝缘层和硅衬底之间增加电荷阱密度和/或通过改变绝缘层中的电荷来抑制高电阻率硅衬底内部的欧姆损耗，以便使衬底内部的电损耗最小。电荷阱密度的改变旨在增加绝缘层和衬底之间界面的电荷阱密度。这意味着采用根据本专利技术的方法制造的多层半导体结构的电荷阱密度高于假如没有采取根据本专利技术的特殊措施的衬底和绝缘体之间界面的电荷阱密度。在绝缘层中电荷的改变旨在减少绝缘层中的电荷。在绝缘的有源层被键合到衬底之前，通过调节在有源层中进行的注入特性可以在绝缘层中执行改变电荷。可以改变杂质的数量以便改变绝缘层中的电荷。或者，可以通过调节在有源层中进行的热氧化的参数来改变绝缘层中的电荷以便在其表面产生绝缘层，该绝缘层在键合到衬底之后形成待形成的多层结构的绝缘层。热氧化在注册商标为Smart Cut型工艺中可以是制造氧化层的制造步骤。待调节的参数包括但不限于温度(以绝对值)和/或温度变化(尤其是温度的斜特性)、气体组分、退火时间中的一个或多个。通过在多层结构已经形成之后调节施加到它的热处理参数可以改变绝缘层中的电荷。可以调节这种热处理的热平衡以减少结构的绝缘层中的电荷。根据本专利技术增加电荷阱密度可包括，施加用来与衬底和绝缘层相接触的中间层。该中间层是由通过其与衬底材料的连接使得电荷阱密度增加的材料所制成的。该中间层可以由氮氧化物(nitride oxide)制成。增加电荷阱密度可包括处理衬底的表面，例如，控制衬底表面的损坏，例如通过刻蚀改变它的粗糙度。根据本专利技术增加电荷阱密度可包括在硅衬底和绝缘层之间施加中间层，该中间层包括具有尺寸的晶粒，其中中间层的晶粒的平均尺寸小于150nm，优选小于50nm，例如在20nm和40nm之间。中间层可以具有至少为1011/cm2/eV的电荷阱密度。电荷阱密度的较低限度取决于在绝缘层中固定电荷的数量Qox如果该数量高，即例如1011/cm2或更高，则电荷阱密度Dit必须至少是1012/cm2/eV，如果在绝缘层中的固定电荷的数量Qox低，即例如1011/cm2或更低，则若电荷阱密度Dit为1011/cm2/eV是充分的。施加中间层可以包括在硅衬底和绝缘层之间内施加任何不掺杂的或例如掺杂水平低于3.1012/cm3的轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。专利技术人已经证实，由于产生的有助于俘获自由载流子的电荷阱的功效，使用这样的中间层减小了与本专利技术的多层结构相关联的损耗，尤其是在100MHz以上的频率。施加多晶硅层可包括在硅衬底上淀积非晶硅和结晶非晶硅以形成多晶硅层。结晶例如可包括加温退火、快速加温退火(RTA)或激光结晶。中间层具有其外表面的RMS(均方根)粗糙度，且优选，根据本专利技术中间层的RMS粗糙度具有小于或等于0.5nm的平均值，以便绝缘体钝化的硅衬底和中间层之间的键合，诸如中间层所覆盖的HR硅衬底。这意味着同时中间层有助于降低多层结构的欧姆损耗和获得在不需要诸如化学机械抛光(CMP)的任何平整的情况下的易于键合到其它层的足够低的表面粗糙度。根据本专利技术的方法可包括将例如多晶硅覆盖的中间层覆盖的高电阻率硅衬底键合到绝缘体钝化的本文档来自技高网...

【技术保护点】
一种制造多层半导体结构的方法，所述多层半导体结构包括电阻率高于３ｋΩ．ｃｍ的高电阻率硅衬底、有源半导体层及在所述硅衬底和所述有源半导体层之间内的绝缘层，其中，该方法包括，通过增加所述绝缘层和所述硅衬底之间的电荷阱密度来抑制在所述高电阻率硅衬底内的欧姆损耗。

【技术特征摘要】
【国外来华专利技术】FR 2003-9-26 03113471.一种制造多层半导体结构的方法，所述多层半导体结构包括电阻率高于3kΩ.cm的高电阻率硅衬底、有源半导体层及在所述硅衬底和所述有源半导体层之间内的绝缘层，其中，该方法包括，通过增加所述绝缘层和所述硅衬底之间的电荷阱密度来抑制在所述高电阻率硅衬底内的欧姆损耗。2.如权利要求1所述的方法，其特征在于，增加电荷阱密度包括在所述硅衬底和绝缘层之间内施加中间层，所述中间层包括具有一定尺寸的晶粒，其中所述中间层的晶粒的平均尺寸小于150nm，优选小于50nm。3.如权利要求2所述的方法，其特征在于，所述中间层具有至少为1011/cm2/eV的电荷阱密度，优选至少为1012/cm2/eV。4.如权利要求2或3的任一个所述的方法，其特征在于，施加所述中间层包括在所述硅衬底和所述绝缘层之间内施加任何不掺杂的或轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。5.如权利要求2至4的任一个所述的方法，其特征在于，所述中间层具有RMS粗糙度，其中所述中间层的RMS粗糙度具有小于或等于0.5nm的平均值。6.如权利要求4或5的任一个所述的方法，其特征在于，施加多晶硅层包括在所述硅衬底上淀积非晶硅并使所述非晶硅结晶，以形成所述多晶硅层。7.如权利要求6所述的方法，其特征在于，所述结晶包括加温退火或快速加温退火(RTA)或激光退火中的任何一种。8.如权利要求2至7的任一个所述的方法，其特征在于，所述方法包括将中间层覆盖的高电阻率硅衬底与绝缘体钝化半导体衬底相键合。9.如权利要求8所述的方法，其特征在于，所述方法包括在将高电阻率硅衬底键合到所述绝缘体钝化半导体衬底之前进行所述中间层的表面氧化。10.如权利要求2至7所述的任一个所述的方法，其特征在...

【专利技术属性】
技术研发人员：D莱德拉，JP拉斯金，
申请(专利权)人：卢万天主教大学，
类型：发明
国别省市：BE[比利时]