叠置半导体存储器件制造技术

一种叠置半导体存储器件（１００）包括存储器件接触（１０１），以将叠置半导体存储器件向外连接至印刷电路板。在双重或四重叠置结构中，叠置半导体存储器件包括叠置于第二封装（１２０）上方的第一封装（１１０）。优选将第一和第二封装设计为ＦＢＧＡ封装，其每一个包括封装接触（１１１、１２１）。通过提供第一和第二柔性电路结构（１３０、１４０）将第一和第二封装（１１０、１２０）的封装接触（１１１、１２１）连接至存储器件接触（１０１），获得了对称的叠置封装结构。该对称的叠置封装结构可以以改善的信号完整性通过叠置半导体存储器件（１００）和控制芯片（２００）之间的印刷电路板的总线（４００）传输信号，即使总线的频率或叠置半导体存储器的负载有所增加。

【技术实现步骤摘要】

本专利技术涉及一种叠置半导体存储器件，尤其涉及一种双重或四重叠置半导体存储器件。本专利技术还涉及一种包括叠置半导体存储器件的半导体存储模块。
技术介绍
图1示出了设计例如作为缓冲的DIMM(双列直插式存储模块)的半导体存储模块1000。该存储器模块包括半导体存储器件100和控制器件200。该控制器件200和半导体存储器件设置在印刷电路板300的顶和底表面上。控制器件200借助于控制器件接触201固定在印刷电路板300上。以相同的方式，半导体存储器件借助于存储器件接触101固定在印刷电路板300上。控制器件接触201和存储器件接触101形成为例如引线、突起或焊球。如果是缓冲的DIMM，则借助于控制器件200屏蔽集成半导体存储器件免受外部环境影响。控制器件200与存储控制器连通，并响应存储控制器命令控制对半导体存储器件100的读和写访问。由控制器件200产生的控制信号通过位于印刷电路板300内部的总线结构400传输至半导体器件100中的每一个，其中控制器件例如设计为HUB芯片。为了简单，图1只示出了一个总线400。在实际实施例中，将几个总线线路提供在印刷电路板内部用于在控制器件200和半导体存储器件100之间传输数据、控制、地址和时钟信号，其中几个总线例如是DQ(数据队列)-总线线路、CA(命令地址)-总线线路以及CTRL(控制)-总线线路和CLK(时钟)-总线线路。为了提高半导体存储模块的密度，半导体存储器件100不只包括在其外壳内部的一个单个集成半导体存储芯片，还通常包括两个或更多个半导体存储芯片。图2示出了设置在集成半导体存储器件100的外壳中一个的内部以提高带缓冲器的DIMM的密度的叠置封装结构。将封装110叠置于封装120上方。封装110/120中的每一个都具有顶表面T110/T120和底表面B110/B120。集成半导体存储芯片112/122通常粘贴在封装110/120内部的地平面上。如果是双叠层设计的话，则只将一个集成半导体存储芯片设置在每个封装110或120中。如果是四重叠置设计的话，则将两个集成半导体存储芯片设置在每个封装110或120中。每一个集成半导体存储芯片都通过衬底至引线接合114/124连接到接触垫113/123。图3示出了包括在每一个集成半导体存储芯片112和122的存储单元阵列SZF的简化示意图。存储单元SZ设置在存储单元阵列中，由行和列以矩阵形式构成于字线WL和位线BL之间。单个DRAM(动态随机存取存储器)单元SZ包括能够借助于选择晶体管AT连接至位线BL中一条的存储电容器SC。选择晶体的控制连接连接至字线中的一条。对于对DRAM存储单元的读或写访问，通过使用在字线上的适当控制信号将其激活来接通选择晶体管，以使存储电容器通过选择晶体管的导电路径连接至位线。根据存储电容器的电荷状态，该状态对应于存储在存储单元中的逻辑信息项，位线对比于预充电电位经历电位上升或电位下降，其中，在读或写访问之前，通常存储单元阵列中的位线充电已至该预充电电位。连接至位线的读出放大器放大位线电位的比较小的上升或下降，以产生高或低电压电位。如果是读访问的话，则表示数据信号的逻辑高电平的高电压电位或表示数据信号的逻辑低电平的低电压电位通过总线结构400从叠置的半导体存储器件100传递至与DIMM的外界环境连通的控制器件200。封装110的接触垫113位于封装110的底表面B110上。封装110的每一个接触垫都连接至封装110的封装接触111。以相同的方式，封装120的接触垫123位于封装120的底表面B120上。封装120的每一个接触垫都连接至封装120的封装接触121。将未充满材料160设置在图2中的封装120的封装接触121之间。为了简单，仅示出了位于封装接触121之间的未充满材料，但是通常也将其提供于封装接触111之间。封装接触111借助于导电轨迹131连接至存储器件接触101。该导电轨迹优选设置在柔性电路结构130的表面上。在柔性电路结构130的一端处与封装接触111接触的区域借助于粘合剂150粘贴在封装120的顶表面T120上，而在柔性电路结构130的另一端处的区域位于封装120的封装接触121和集成半导体存储器件100的存储器件接触101之间。柔性电路结构130围绕封装120的横向侧边弯曲，并与在图2中示出为焊球的封装110的封装接触111和在图2的实施例中也设计为焊球的半导体存储器件100的存储器件接触101电连接。与封装接触111相反，封装120的封装接触121通过柔性电路结构130恰恰与半导体存储器件接触101相分离。因此，与封装接触111相反，可将封装接触121看作“直接地”连接至存储器件接触101。图4A、4B、4C和4D示出了200MHz的频率处四重叠置结构中充分缓冲的DIMM的数据信号的可见图形。图4A示出了在DQ-总线上传输并由封装110内部的第一集成半导体存储芯片产生的数据信号的可见图形。图4B示出了在DQ-总线上传输并由封装110内部的第二集成半导体存储芯片产生的数据信号的可见图形。表示在DQ-总线上的信号完整性的测量的可见图形的孔径具有对图4A 69％的值和对图4B 70％的值。图4C示出了在DQ-总线上传输并由位于封装120内部的第一集成半导体存储芯片产生的数据信号的可见图形。图4D示出了在DQ-总线上传输并由位于封装120内部的第二集成半导体存储芯片产生的数据信号的可见图形。图4C和4D可见图形中的每一个都具有52％的孔径。尤其是对于由底封装120内部的集成半导体存储芯片中的一个产生的信号数据，该低孔径值表示DQ-总线上差的信号完整性。如果信号如数据、地址或命令信号借以在总线结构400上驱动的频率增长的话，则数据信号的信号完整性降低。对信号完整性的进一步影响表示连接到总线结构400的集成半导体存储器件的负载。如果取决于集成在封装中的芯片数目的负载增加的话，则在总线结构上的信号完整性变劣。如果使用叠置DRAM结构的话，则会增加每个集成半导体存储器件的负载。如果是双重叠置(4R×8)DIMM结构的话，则必须每条总线线路驱动四个单独的集成半导体存储芯片的负载。如果是四重叠置(8R×8)DIMM结构的话，则必须每条总线线路驱动八个单独的集成半导体存储芯片的负载。如图2中所示，当前封装技术是仅使用一个柔性电路结构以将包括上部芯片/管芯112(双重叠置)或上部双芯片/管芯(四重叠置)的上部封装110连接至存储器件接触101。负载不平衡导致底封装120“直接”焊接到焊球101上，并导致了上部封装110通过弯曲的柔性电路结构130的长的柱脚长度连接至焊球101。由于该不对称性，在封装位于叠置半导体存储器件的外壳内部的实施例中，尤其是对于由在底封装120内部的集成半导体存储芯片产生的数据、地址和控制信号，在控制器件和叠置半导体存储器件之间的总线上，由于反射，存在着可见衰减的倾向性。US6,576,922B1描述了叠置了一个CSP的两个CSP(芯片级封装集成电路)，设置在两个-高CSP叠置或模块中。该两个CSP与一对柔性电路连接。该对柔性电路中的每一个都围绕模块的下部CSP的各自相对的横向边缘部分缠绕。该柔性电路对连接和上部和下部CSP，并提供模块和应用环境如印刷引线板本文档来自技高网...

【技术保护点】
一种叠置半导体存储器件，包括：存储器件接触（１０１），用于向外连接所述叠置半导体存储器件（１００），第一封装（１１０），具有顶表面（Ｔ１１０）和底表面（Ｂ１１０），并包括设置在所述底表面（Ｂ１１０）处的至少一个第一封装接触（ １１１），第二封装（１２０），具有顶表面（Ｔ１２０）和底表面（Ｂ１２０），并包括设置在所述第二封装的所述底表面（Ｂ１２０）处的至少一个第二封装接触（１２１），第一导电轨迹（１３３），第二导电轨迹（１４３），其 中所述第一封装（１１０）叠置在所述第二封装（１２０）上方，其中所述第一封装接触（１１１）借助于所述第一导电轨迹（１３３）连接至所述存储器件接触（１０１），所述第二封装接触（１２１）借助于所述第二导电轨迹（１４３）连接至所述存储器件接 触（１０１）。

【技术特征摘要】
US 2005-5-11 11/1264081.一种叠置半导体存储器件，包括存储器件接触(101)，用于向外连接所述叠置半导体存储器件(100)，第一封装(110)，具有顶表面(T110)和底表面(B110)，并包括设置在所述底表面(B110)处的至少一个第一封装接触(111)，第二封装(120)，具有顶表面(T120)和底表面(B120)，并包括设置在所述第二封装的所述底表面(B120)处的至少一个第二封装接触(121)，第一导电轨迹(133)，第二导电轨迹(143)，其中所述第一封装(110)叠置在所述第二封装(120)上方，其中所述第一封装接触(111)借助于所述第一导电轨迹(133)连接至所述存储器件接触(101)，所述第二封装接触(121)借助于所述第二导电轨迹(143)连接至所述存储器件接触(101)。2.根据权利要求1的叠置半导体存储器件，其中所述第一和第二导电轨迹(133、143)中的每一个形成为柔性导电轨迹。3.根据权利要求1或2的叠置半导体存储器件，其中以相同的长度和相同的电阻来设计所述第一和第二导电轨迹(133、143)中的每一个。4.根据权利要求1至3之一的叠置半导体存储器件，其中所述第一和第二导电轨迹(133、143)的每一个具有50欧姆的电阻。5.根据权利要求1至3之一的叠置半导体存储器件，其中所述第一和第二导电轨迹(133、143)的每一个具有90欧姆的电阻。6.根据权利要求1至5之一的叠置半导体存储器件，包括第一和第二柔性电路结构(130、140)，其中将所述第一导电轨迹形成为所述第一柔性电路结构(130)的导电层(133)，和将所述第二导电轨迹(143)形成为所述第二柔性电路结构(140)的导电层(143)。7.根据权利要求6的叠置半导体存储器件，其中所述第一和第二柔性电路结构(130、140)中的每一个包括非导电层(134、144)、第一接触垫(131、141)和第二接触垫(132、142)，所述第一柔性电路结构的所述导电层(133)设置于所述第一柔性电路结构的所述非导电层(134)处，所述第一柔性电路结构的所述第一接触垫(131)设置于所述第一柔性电路结构(130)的所述导电层(133)的一区域处，所述第一柔性电路结构的所述第二接触垫(132)设置于所述第一柔性电路结构(130)的所述导电层(133)的一区域处，所述第二柔性电路结构的所述导电层(143)设置于所述第二柔性电路结构的所述非导电层(144)处，所述第二柔性电路结构的所述第一接触垫(141)设置于所述第二柔性电路结构(140)的所述导电层(143)的一区域处，所述第二柔性电路结构的所述第二接触垫(142)设置在所述第二柔性电路结构(140)的所述导电层(143)的一区域处。8.根据权利要求7的叠置半导体存储器件，其中所述第一柔性电路结构(130)的所述第一接触垫(131)连接至所述第一封装接触(111)，所述第一柔性电路结构(130)的所述第二接触垫(132)连接至所述存储器件接触(101)，所述第二柔性电路结构(140)的所述第一接触垫(141)连接至所述第二封装接触(121)，所述第二柔性电路结构(140)的所述第二接触垫(142)连接至所述第一柔性电路结构(130)的所述第二接触垫(132...

【专利技术属性】
技术研发人员：S穆夫，H施勒特，S拉胡拉姆，S佐尔德耶维克，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]