多阶型存储器胞的感测电路与方法技术

本发明专利技术提供一种多阶型存储器胞的感测电路与方法。该感测电路包括：一存储器胞时钟产生器、一参考时钟产生器、一计数器、一锁存信号产生器、一锁存器与一计数值至状态转换电路。存储器胞时钟产生器接收一选定存储器胞输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟。参考时钟产生器接收一参考电流，并将该参考电流转换为一参考时钟。计数器接收该存储器胞时钟并产生一计数值。当该参考时钟产生的脉冲数目到达一预设计数值时，锁存信号产生器动作一锁存信号。当该锁存信号动作时，该锁存器输出一锁存计数值。计数值至状态转换电路接收该锁存计数值并输出一状态值用以作为该选定存储器胞的一存储状态。以作为该选定存储器胞的一存储状态。以作为该选定存储器胞的一存储状态。

【技术实现步骤摘要】
多阶型存储器胞的感测电路与方法


[0001]本专利技术涉及一种感测电路与方法，且特别涉及一种运用于多阶型存储器胞的感测电路与方法。

技术介绍

[0002]众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器中的存储器胞，进而将数据记录在非易失性存储器的存储器胞。
[0003]为了要提高存储密度(storage density)以及较小的芯片尺寸(chip area)，由多阶型存储器胞(multi
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level memory cell)所组成的非易失性记忆以已经问世。多阶型存储器胞至少可以存储2位以上的数据。举例来说，2位的多阶型存储器胞会有四种存储状态，3位的多阶型存储器胞会有八种存储状态，4位的多阶型存储器胞会有十六种存储状态。
[0004]基本上，对多阶型存储器胞进行读取动作时，感测电路会接收多阶型存储器胞所产生的存储器胞电流(cell current)，并根据存储器胞电流的大小来决定多阶型存储器胞的存储状态。举例来说，在2位的多阶型存储器胞中，存储状态"00"的存储器胞电流约为10μA，存储状态"01"的存储器胞电流约为7μA，存储状态"10"的存储器胞电流约为3μA，存储状态"11"的存储器胞电流约为0.5μA。
[0005]请参照图1A与图1B，其所绘示为已知运用于多阶型存储器胞的感测电路以及读取动作的相关信号示意图。举例来说，多阶型存储器胞100为3位的多阶型存储器胞，且多阶型存储器胞100连接在位线BL与接地端GND之间。
[0006]预充电电路(pre
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charge circuit)连接于电源电压Vdd与感测节点s之间。预充电电路包括一非门120与一晶体管M1。非门120的输入端接收预充电信号PreC，非门120的输出端连接至晶体管M1的栅极，晶体管M1的第一漏/源端(drain/source terminal)接收电源电压Vdd，晶体管M1的第二漏/源端连接至感测节点s。
[0007]开关电路(switching circuit)连接在位线BL与感测节点(sensing node，s)之间。开关电路包括一控制器(controller)110与一晶体管M2。控制器110产生开关信号SW，晶体管M2的栅极接收开关信号SW，晶体管M2的第一漏/源端连接至感测节点s，晶体管M2的第二漏/源端连接至位线BL。
[0008]感测电路150包括多个电阻R1～R7、多个比较器151～157与一8线转3线编码器(8
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line to 3
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line encoder)159。多个电阻R1～R7串接在节点a与接地端GND之间，多个电阻R1～R7形成分压电路。其中，节点a接收参考电压Vref，因此分压电路中的节点a至节点g可输出不同的分压电压。再者，多个比较器151～157的正输入端连接至感测节点s用以接收感测电压Vsense，多个比较器151～157的负输入端连接至分压电路中对应的节点a～节点g用以接收分压电压，多个比较器151～157的输出端连接至8线转3线编码器159，且8线转3线编码器159输出端产生3位的二进位码(binary code，d2～d0)。
[0009]如图1B所示，在读取动作时，控制器110在时间点t0之前动作开关信号SW用以开启
(turn on)晶体管M2。此时，位线BL连接至感测节点s，使得多阶型存储器胞100为选定存储器胞(selected cell)。
[0010]时间点t0至时间点t1之间为预充电相位(pre
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charge phase)，预充电信号PreC动作，使得晶体管M1开启(turn on)，感测节点s上的感测电压Vsense被预充电至电源电压Vdd。
[0011]在时间点t1，放电周期(discharge period)开始，感测节点s上的感测电压Vsense由电源电压Vdd开始下降。基本上，感测电压Vsense下降的速度正比于存储器胞电流Icell的大小。当多阶型存储器胞100的存储器胞电流Icell越大，感测电压Vsense下降的速度越快。反之，当多阶型存储器胞100的存储器胞电流Icell越小，感测电压Vsense下降的速度越慢。
[0012]之后，在放电周期结束的时间点t2，感测电路150即根据感测电压Vsense来决定多阶型存储器胞100的存储状态。
[0013]举例来说，在时间点t2时，如果感测电压Vsense大于参考电压Vref，则感测电路150中的所有比较器151～157皆动作。因此，且8线转3线编码器159产生的3位的二进位码d2～d0为"111"，代表多阶型存储器胞100为存储状态"111"。
[0014]同理，如果在时间点t2，比较器151不动作且比较器152～157动作，则8线转3线编码器159产生的3位的二进位码d2～d0为"110"，代表多阶型存储器胞100为存储状态"110"。依此类推，感测电路150中的8线转3线编码器159即可根据比较器151～157的动作数目来决定多阶型存储器胞100的存储状态。
[0015]由于图1A的感测电路150中包括多个比较器151～157，所以会有较大的芯片面积(large chip area)。再者，由于感测电路150内的分压电路包括多个电阻R1～R7，所以感测电路150会有较高的直流功率损耗(DC power consumption)。

技术实现思路

[0016]本专利技术目的在于提出一种全新架构感测电路，可运用判断多阶型存储器胞的存储状态。
[0017]一种运用于多阶型存储器胞的感测电路，连接至一选定存储器胞。该感测电路包括：一存储器胞时钟产生器，接收该选定存储器胞输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟，其中该选定存储器胞为一多阶型存储器胞；一参考时钟产生器，接收一参考电流，并将该参考电流转换为一参考时钟；一计数器，接收该存储器胞时钟并产生一计数值；一锁存信号产生器，接收该参考时钟，其中当该参考时钟产生的脉冲数目到达一预设计数值时，动作一锁存信号；一锁存器，接收该计数值与该锁存信号，其中当该锁存信号动作时，该锁存器输出一锁存计数值；一计数值至状态转换电路，接收该锁存计数值并输出一状态值用以作为该选定存储器胞的一存储状态。
[0018]本专利技术涉及一种运用于多阶型存储器胞的感测方法，包括下列步骤：接收非易失性存储器的一选定存储器胞所输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟，其中该选定存储器胞为一多阶型存储器胞；接收一参考电流，并将该参考电流转换为一参考时钟；持续计数该存储器胞时钟的一第一脉冲数目，以及持续计数该参考时钟的一第二脉冲数目；当该第二脉冲数目到达一预设计数值时，锁存该第一脉冲数目；以及，
根据锁存的该第一脉冲数目来决定该选定存储器胞的一存储状态。
[0019]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种感测电路，连接至选定存储器胞，该感测电路包括：存储器胞时钟产生器，接收该选定存储器胞输出的存储器胞电流，并将该存储器胞电流转换为存储器胞时钟，其中该选定存储器胞为多阶型存储器胞；参考时钟产生器，接收参考电流，并将该参考电流转换为参考时钟；计数器，接收该存储器胞时钟并产生计数值；锁存信号产生器，接收该参考时钟，其中当该参考时钟产生的脉冲数目到达预设计数值时，动作锁存信号；锁存器，接收该计数值与该锁存信号，其中当该锁存信号动作时，该锁存器输出锁存计数值；计数值至状态转换电路，接收该锁存计数值并输出状态值用以作为该选定存储器胞的存储状态。2.如权利要求1所述的感测电路，其中该存储器胞时钟产生器包括：第一镜射电路，具有电流输入端与电流输出端；第一开关，该第一开关的第一端接收该存储器胞电流，该第一开关的第二端连接至该第一镜射电路的该电流输入端，其中该第一开关根据读取致能信号来使得该第一开关为打开状态或者闭合状态；以及第一电流至时钟转换电路，该第一电流至时钟转换电路连接至该第一镜射电路的该电流输出端，该第一电流至时钟转换电路输出该存储器胞时钟；其中，在该读取致能信号动作时，该第一开关为该闭合状态，该第一电流至时钟转换电路根据该存储器胞电流产生该存储器胞时钟。3.如权利要求2所述的感测电路，其中该第一开关包括第一晶体管，该第一晶体管的栅极端接收反相读取致能信号，该第一晶体管的第一漏/源端接收该存储器胞电流，该第一晶体管的第二漏/源端连接至该第一镜射电路的该电流输入端。4.如权利要求2所述的感测电路，其中该第一镜射电路包括：第二晶体管、第三晶体管、第二开关与第三开关，该第二晶体管的栅极端连接至该第二晶体管第一漏/源端，该第二晶体管的该第一漏/源端为该第一镜射电路的该电流输入端，该第二晶体管的第二漏/源端连接至该第二开关的第一端，该第二开关的第二端连接至接地端，该第二开关的控制端接收反相锁存信号，该第三晶体管的栅极端连接至该第二晶体管的该栅极端，该第三晶体管的第一漏/源端为该第一镜射电路的该电流输出端，该第三晶体管的第二漏/源端连接至该第三开关的第一端，该第三开关的第二端连接至该接地端，该第三开关的控制端接收感测致能信号。5.如权利要求2所述的感测电路，其中该第一电流至时钟转换电路为张弛振荡器，该张弛振荡器包括：充放电电路与RS触发器，该充放电电路连接至该第一镜射电路的该电流输出端用以接收该存储器胞电流，该RS触发器的二输入端连接至该充放电电路，该RS触发器的输出端产生该存储器胞时钟，该RS触发器的反相输出端产生反相存储器胞时钟。6.如权利要求5所述的感测电路，其中该充放电电路包括：第一电容器、第二电容器、第四开关、第五开关、第六开关与第七开关，该第一电容器的第一端接收电源电压，该第一电容器的第二端连接至第一节点，该第四开关的第一端接收该电源电压，该第四开关的第二端连接至该第一节点，该第四开关的控制端接收该反相存储器胞时钟，该第五开关的第一
端连接至该第一节点，该第五开关的第二端连接至该第一镜射电路的该电流输出端，该第五开关的控制端接收该存储器胞时钟，该第二电容器的第一端接收该电源电压，该电容器的第二端连接至第二节点，该第六开关的第一端接收该电源电压，该第六开关的第二端连接至该第二节点，该第六开关的控制端接收该存储器胞时钟，该第七开关的第一端连接至该第二节点，该第七开关的第二端连接至该第一镜射电路的该电流输出端，该第七开关的控制端接收该反相存储器胞时钟。7.如权利要求6...

【专利技术属性】
技术研发人员：张哲维，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：