DMOSFET和平面型MOSFET制造技术

提供在平面型ＭＯＳＦＥＴ中即使使沟道层浅结化也可防止沟道层的穿通并可实现低导通电阻和低反馈电容的ＭＯＳＦＥＴ的技术。解决方法是在平面型ＭＯＳＦＥＴ、特别是Ｎ沟道的ＤＭＯＳＦＥＴ中使用Ｐ型多晶硅（７）作为栅电极。

【技术实现步骤摘要】

本专利技术涉及功率MOSFET(金属氧化物半导体-场效应晶体管)，特别是涉及在耐压约小于等于100V的低耐压功率MOSFET中适合用于实现低导通电阻且低反馈电容的结构及其制造方法，进而涉及在使用了该功率MOSFET的电源装置中适用且有效的技术。
技术介绍
例如，在台式PC或笔记本PC、游戏机等的电源装置中使用的非绝缘型的DC/DC变换器，伴随驱动的CPU(中央处理单元)、MPU(微处理单元)等的大电流化及作为无源部件的扼流圈、输入输出电容的小型化的要求等，存在大电流化、高频化的趋势。用高侧开关和低侧开关构成上述DC/DC变换器，在这些开关中分别使用了功率MOSFET。这些开关通过边取得同步边交替地导通/关断高侧和低侧，进行电压变换。高侧开关是DC/DC变换器的控制用开关，低侧开关是同步整流用开关。关于高侧开关中的损耗，在进行开关时发生的开关损耗是主要的损耗，对用于高侧开关的功率MOSFET要求在减小导通电阻(Ron)的同时减小反馈电容(Crss)。此外，关于低侧开关中的损耗，导通损耗是主要的损耗，对用于低侧开关的功率MOSFET要求减小导通电阻(Ron)。此外，在上述DC/DC变换器中，产生称为自导通现象的问题。所谓自导通，是下述的现象如果在低侧开关处于关断的状态下高侧开关导通，则低侧开关的漏电压上升，伴随该电压变化，经低侧开关的栅、漏间的反馈电容在低侧开关的栅、源间流过充电电流，低侧开关的栅电压上升，超过阈值电压而错误地接通低侧开关。如果产生自导通，则从高侧开关至低侧开关流过大的贯通电流，变换效率大幅度地下降。由于低侧开关的栅电压上升值与低侧开关的反馈电容和输入电容之比(Crss/Ciss)成比例，故对低侧开关要求在减小导通电阻的同时也减小Crss/Ciss。在目前的DC/DC变换器中，由于工作频率约为300kHz，不太高，故高侧开关、低侧开关都主要使用了具有沟槽结构的功率MOSFET。由于沟槽功率MOSFET可减小单元尺寸且不发生JFET(结型场效应晶体管)的电阻分量，故可实现低导通电阻。但是，在沟槽功率MOSFET中，由于反馈电容大，故随着DC/DC变换器的高频化，存在开关损耗、因自导通产生的损耗等变大的问题。作为减小反馈电容的功率MOSFET，有平面型MOSFET。但是，在平面型MOSFET中，由于存在JFET电阻分量，故存在难以减小单元尺寸，难以减小导通电阻的问题。例如，在专利文献1中提出了通过在平面型MOSFET的沟道间的JFET区域中设置浓度比漂移层的浓度高的N型区域可使JFET区域变窄并减小单元尺寸以实现低导通电阻的结构。专利文献1日本专利申请特开2003-298052号公报但是，在上述专利文献1的平面型MOSFET中，单元尺寸的微细化是不充分的，与沟槽MOSFET相比，导通电阻还是高，必须研究如何进一步减小导通电阻。此外，在平面型MOSFET中，为了减小导通电阻而不受JFET电阻分量的影响，已知使沟道层浅结化即可，但在上述专利文献1的平面型MOSFET中，沟道层的深度约为0.8μm，关于浅结化的研究是不充分的。此外，由于如果使沟道层浅结化则沟道的朝向横方向的分散也减小，故对于平面型MOSFET的结构存在沟道层穿通、耐压下降的问题。因此，对于具有例如沟道深度小于等于0.5μm那样的浅沟道层的平面型MOSFET未进行研究。
技术实现思路
因此，本专利技术的目的在于提供在平面型MOSFET中即使使沟道层浅结化也可防止沟道层的穿通并可实现低导通电阻且低反馈电容的MOSFET的技术。根据本说明书的记述和附图，本专利技术的上述以及其它的目的和新的特征会变得明显。如果简单地说明本申请中公开的专利技术中具有代表性的专利技术的概要，则如下所述。关于本专利技术的特征，为了在平面型MOSFET中实现低导通电阻和低反馈电容，使沟道层浅结化以达到小于等于0.5μm，且为了防止朝向横方向的分散减小后沟道层穿通，本专利技术具有以下的特征。(1)在N沟道型DMOSFET(双扩散MOSFET)中，使用P型的多晶硅电极作为栅电极。(2)在源区中设置CMOSFET的LDD(轻掺杂漏)区域那样的浅的N型层，将源区作成二级结构。如果简单地说明由本申请中公开的专利技术中具有代表性的专利技术得到的效果，则如下所述。按照本专利技术，由于在平面型MOSFET中即使使沟道层浅结化也可防止沟道层的穿通，故可实现低导通电阻且低反馈电容的MOSFET。再者，按照本专利技术，通过将上述平面型MOSFET使用于DC/DC变换器的高侧开关和低侧开关，可减少系统的损耗。附图说明图1示出了本专利技术的实施形态1的平面型MOSFET的剖面结构。图2示出了本专利技术的实施形态1的平面型MOSFET的各尺寸的一例。图3(a)、(b)示出了在本专利技术的实施形态1中栅电极的多晶硅为不同极性时，热平衡状态下的栅电极、栅绝缘膜、沟道层的能带的差别。图4示出了在本专利技术的实施形态1中图1的A-A’剖面的杂质浓度分布和使用了N型多晶硅、P型多晶硅的情况下Vds＝0V时的空穴浓度分布的计算结果。图5示出了在本专利技术的实施形态1中栅电极的多晶硅为不同极性时的漏-源间耐压的计算结果。图6(a)、(b)示出了在本专利技术的实施形态1中栅电极的多晶硅为不同极性时，在漏-源间施加了20V电压时的等电位线的二维分布。图7示出了在本专利技术的实施形态1中JFET区域的长度和每单位面积的导通电阻的计算结果。图8(a)～(c)示出了本专利技术的实施形态1的平面型MOSFET的制造方法。图9(d)～(f)示出了本专利技术的实施形态1的平面型MOSFET的制造方法。图10(g)～(i)示出了本专利技术的实施形态1的平面型MOSFET的制造方法。图11(j)～(l)示出了本专利技术的实施形态1的平面型MOSFET的制造方法。图12(m)、(n)示出了本专利技术的实施形态1的平面型MOSFET的制造方法。图13示出了本专利技术的实施形态2的平面型MOSFET的剖面结构。图14示出了本专利技术的实施形态3的平面型MOSFET的剖面结构。图15示出了本专利技术的实施形态4的平面型MOSFET的剖面结构。图16示出了本专利技术的实施形态4的平面型MOSFET的剖面结构。图17示出了本专利技术的实施形态5的平面型MOSFET的剖面结构。图18示出了本专利技术的实施形态6的平面型MOSFET的剖面结构。图19示出了本专利技术的实施形态7的平面型MOSFET的剖面结构。图20示出了本专利技术的实施形态8的平面型MOSFET的剖面结构。图21示出了本专利技术的实施形态9的平面型MOSFET的剖面结构。图22示出了本专利技术的实施形态9的各结构中的漏-源间耐压的计算结果。图23(a)、(b)示出了在本专利技术的实施形态9中，在现有的平面型MOSFET和本实施形态的平面型MOSFET的漏-源间施加了20V的电压时的等电位线的二维分布。图24示出了在本专利技术的实施形态10的电源装置中包含的非绝缘型的DC/DC变换器的电路结构。图25示出了在本专利技术的实施形态10中，现有的沟槽MOSFET和本专利技术的平面型MOSFET的反馈电容的漏电压依存性的计算结果。图26示出了在本专利技术的实施形态10中，将现有的沟槽MOSFET和本专利技术的平面型MOSFET使用于DC/DC变换器的低侧开关时的低侧开关的栅电压的计算结果。具体实施例方式以下，根据附图详细本文档来自技高网...

【技术保护点】
一种Ｎ沟道型ＤＭＯＳＦＥＴ，其特征在于：用Ｐ型多晶硅电极形成了栅电极。

【技术特征摘要】
JP 2005-8-25 2005-2435471.一种N沟道型DMOSFET，其特征在于用P型多晶硅电极形成了栅电极。2.如权利要求1中所述的DMOSFET，其特征在于上述DMOSFET是平面型MOSFET。3.如权利要求2中所述的DMOSFET，其特征在于上述平面型MOSFET的P型沟道层的纵方向的结深小于等于0.5μm。4.如权利要求3中所述的DMOSFET，其特征在于用来自相对于半导体衬底的垂直方向的离子注入和热扩散形成上述P型沟道层。5.如权利要求2中所述的DMOSFET，其特征在于除去了上述栅电极的与JFET区域对置的一部分。6.如权利要求2中所述的DMOSFET，其特征在于对于上述平面型MOSFET的上述栅电极，在上述P型多晶硅电极的上部设置了金属电极。7.如权利要求6中所述的DMOSFET，其特征在于上述金属电极是硅化钨膜。8.如权利要求2中所述的DMOSFET，其特征在于在与上述栅电极垂直的方向上交替地并排配置了上述平面型MOSFET的源区和体接触区。9.如权利要求2中所述的DMOSFET，其特征在于用在氧化膜中包含氮的氮氧化膜形成了处于上述平面型MOSFET的上述栅电极与沟道层之间的栅绝缘膜的至少一部分。10.如权利要求2中所述的DMOSFET，其特征在于使上述平面型MOSFET的与JFET区域对置的栅绝缘膜的一部分比与沟道层对置的栅绝缘膜厚。11.如权利要求2中所述的DMO...

【专利技术属性】
技术研发人员：白石正树，岩崎贵之，松浦伸悌，中沢芳人，可知刚，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]