用于浅沟槽绝缘隔离的空隙填充及平面化工艺方法技术

提供了一种方法，用绝缘材料填充集成电路的半导体衬底的浅沟槽绝缘隔离（ＳＴＩ）的沟槽，并使所得结构平面化，使集成电路相邻部分在同一平面上。该方法包括：在半导体衬底的无源区中形成沟槽，在沟槽内和半导体衬底上淀积氧化层，去除集成电路结构有源区的氧化物，留下具有相对集成电路结构的其他部分为基本平面化形貌的氧化物填充浅沟槽隔离结构。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体制造工艺的改进，特别涉及无空隙填充浅沟槽隔离区及利用可以简化的化学机械抛光工艺的平面化工艺的方法。随着集成电路尺寸的减小，构成电路的元件必须更密集地放置，以适应一般芯片上可用的有限空间。由于目前的研究致力于增大半导体衬底的单位面积上有源元件的密度，所以电路间的有效绝缘隔离变得更加重要。现代集成电路技术中电路元件的传统绝缘隔离采用腐蚀半导体衬底并填充如二氧化硅等绝缘材料所形成的浅沟槽。现有技术中这些区域一般称作浅沟槽隔离(STI)区。STI区用于绝缘隔离集成电路的有源区，由于给定集成电路的有源区可以为任何实际尺寸，所以STI区的尺寸一般也相应地有很大不同。由于现代集成电路的形貌复杂，经常会遇到均匀氧化物填充的问题，特别是在使用宽度有相当大变化的浅沟槽时。为了解决此问题，已研制出大量用绝缘材料填充STI区并使所得结构平面化的方法，以便获得均匀的平面形貌。STI区填充方法包括化学汽相淀积(CVD)和等离子增强化学汽相淀积(PECVD)，它们皆利用材料能够以汽相传递到一个表面上并淀积于其上的原理。另外，还可以利用直接在沟槽中生长氧化层的溅射技术或热技术(例如局部硅氧化(LOGOS)工艺)填充STI区。可以单独或组合使用例如光刻胶深腐蚀(REB)工艺、反应离子腐蚀(RIE)法及化学机械抛光(CMP)工艺等平面化工艺，用以使半导体衬底表面平面化。尽管上述所有STI区填充方法已成功地用于填充半导体衬底中的窄沟槽和宽沟槽，但由于填充条件的不完善，STI区的绝缘材料中还是观察到了空洞。因此，现代集成电路处理工艺中需要一种无空隙氧化物填充STI区的技术。除需要无空隙氧化物填充工艺外，现代集成电路处理过程中还存在着使所得结构平面化的问题。由于高度平面化的表面形貌可以用于淀积附加的集成电路元件且允许较高的器件密度，所以它是必需的。现代集成电路结构中常需要理想的平面化工艺，在形成具有较宽沟槽的器件时尤其需要。这是因为传统CVD工艺淀积的薄膜材料一般以保形式覆盖凹陷处并由此再现凹陷处的非平面结构的缘故。在宽STI区平面化时产生了这些结构中对氧化物相当严重的侵蚀问题。为了更好地说明此问题，附图说明图1A-1C展示了现有技术的集成电路结构的某些部分，该集成电路结构中利用了传统氧化淀积和平面化工艺。示于图1A中的集成电路结构10包括半导体衬底12，此衬底最好是可以具有淀积于其上的多个有源和无源器件(未示出)的硅晶片。集成电路结构10既有窄STI区14又有宽STI区16，并与这种结构的电路中常存在的各种不同的有源区和无源区相对应。衬底10还包括淀积在其整个表面上的绝缘氧化层18。通常用传统热CVD氧化技术淀积该氧化层。这种技术包括LPTEOS和O3/IEOS。但传统热CVD氧化工艺不能形成厚度均匀的氧化层。这种氧化层一般与衬底的形貌相一致(即，衬底的沟槽区形成谷底，衬底表面上的表面结构处形成小丘)。已经知道，用传统热CVD氧化淀积的氧化层18在窄STI区14和宽区16中形成空隙(未示出)。再参见图1A，在氧化层18上形成光刻胶图形层20。光刻胶图形层20的目的是限定全部和局部平面化表面(在两层或多层如光刻胶等平面化材料的涂敷后)，这样在随后的腐蚀过程中，该平面形貌转变为氧化物的形貌。现在参见图1B，该图示出了在进行了传统深腐蚀工艺之后图1A所示的集成电路结构10。在该图中，光刻胶层已去除，在图中未示出。深腐蚀工艺去除部分氧化层18，在窄STI 14上形成基本平面化的表面22，但在宽STI 16上形成不平的非平面化形貌24。图1C示出了传统CMP步骤后图1B所示的集成电路结构10。CMP步骤通常用氮化硅层(在硅衬底表面上，未示出)作腐蚀停止层。CMP步骤仅选择地去除氧化层18，留下未受损伤的衬底10。但是，目前的腐蚀抛光技术的缺点是很难控制腐蚀速率。已经知道，如长时间的CMP步骤能导致氧化物的侵蚀，特别是在最宽的STI处。如图1C所示，在用长时间CMP平面化步骤的STI平面化过程中，特别是在宽STI 16区，氧化物侵蚀成为主要问题。氧化层18的表面不平，下陷到半导体衬底12的表面26之下，导致不平整的形貌。这一现象在宽STI区16中的氧化层18的中间28特别严重。在衬底中形成氧化物填充STI区之后，为解决提供高度平面化集成电路结构的问题，提出了很多平面化方案，有些要求很复杂的工艺步骤。如在授予J.E.Cronin等人、受让人为IBM公司的、题为“采用亚微米特性的平面化半导体结构(PLANARIZED SEMICONDUCTOR STRUCTURE USINGSUBMINIMUM FEATURES)”的美国专利5453639中有所描述。其平面化方案中，形成一系列从宽沟槽的底部向上垂直延伸的亚微小硅柱(即50到500厚)，然后氧化这些硅柱。当用CVD氧化物覆盖衬底时，硅柱防止了沟槽上面单个深下陷区的形成。相反，形成一系列较浅的下陷(位置在硅柱之间)，其深度比没有硅柱时明显减小。由此所得的表面容易平面化。现已提出来的其他不很理想的处理工艺的目的是减少现代集成电路平面化表面形貌的制备中的工艺步骤。这些方法的集成电路工艺中通常包括淀积附加腐蚀停止层或平面化层，以减小深腐蚀效应。授予S.S.Cooperman等人、受让人为DEC公司的、题为“半导体中浅沟槽的光学机械平面化(CHEMICAL MECHANICAL PLANARIZATION OF SHALLOW TRENCHESIN SEMI)”的美国专利5494857描述了一种此类方法。根据该专利的工艺流程包括在含STI区的半导体衬底上淀积氮化硅层，接着淀积相应氧化物共形敷层、薄的硅腐蚀停止层、以及第二氧化层。用填充物掩模在第二氧化层上产生图形，并腐蚀第二氧化层至硅腐蚀停止层。然后用CMP技术抛光剩下的氧化物至氮化硅层。授予J.D.Haskell等人、受让人为AMD公司的、题为“集成电路结构中形貌的平面化方法(METHOD OF PLANARIZATION OFTOPOLOGIES IN INTEGRATED CIRCUIT STRUCTURES)”的美国专利4962064提出了类似的方法。使用附加腐蚀停止层具有这样的优点，即使集成电路结构的产品具有高度平面化的表面形貌。但是，获得这一优点的成本很高。附加腐蚀停止层需要附加的工艺步骤来形成，这样极大降低了效率，同时增加了集成电路产品的总成本。因此本专利技术的目的是提供改进的工艺流程，能无空隙地填充STI沟槽，并使用不需复杂工艺步骤或附加腐蚀停止层的平面化方法。下面说明包括在形成于衬底表面上的器件结构之间形成绝缘隔离的工艺的制造器件的方法，该方法包括在衬底表面上限定有源和无源区，并在无源区上形成隔离沟槽。在衬底表面形成如氧化物等绝缘材料，无空隙或无空洞地有效填充该沟槽。有选择地去除部分绝缘层，缩短随后暴露有源区的平面化步骤。由于缩短了暴露有源区所需的时间，所以能有效地减少隔离沟槽中绝缘材料的侵蚀，从而产生基本均匀的形貌。为了更好地理解本专利技术，参考下面的详细说明及相应的附图，其中图1A表示了一般集成电路的一部分中不同宽度的浅沟槽隔离结构，该结构填充了由热CVD工艺形成的氧化物；图1B表示了在去除了部分氧化层的深腐蚀本文档来自技高网...

【技术保护点】
一种包括在形成于衬底上的器件结构之间形成绝缘隔离的步骤的制造器件的方法，该方法包括以下步骤： 在衬底表面上限定有源区和无源区； 在无源区中形成隔离沟槽； 用高密度等离子增强化学汽相淀积（ＨＤＰ－ＣＶＤ）在表面形成绝缘材料层，ＨＤＰ－ＣＶＤ层基本没有空隙地有效填充该浅沟槽并覆盖有源区；以及 使所述衬底的表面平面化以暴露有源区，同时有效地减少隔离沟槽中绝缘材料的侵蚀，从而提供基本均匀的表面形貌。

【技术特征摘要】
US 1996-8-8 6940721.一种包括在形成于衬底上的器件结构之间形成绝缘隔离的步骤的制造器件的方法，该方法包括以下步骤在衬底表面上限定有源区和无源区；在无源区中形成隔离沟槽；用高密度...

【专利技术属性】
技术研发人员：彼得韦甘德，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]