不具核心介电层的芯片封装体制程制造技术

本发明专利技术提出一种不具核心介电层的芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。在第一表面形成第一膜片，并且将导电层图案化，以形成图案化线路层。在图案化线路层上形成焊罩层，并将焊罩层图案化，以暴露出图案化线路层的部分区域。在焊罩层上形成第二膜片，并且移除第一膜片，之后将芯片配置在第一表面，并使芯片电性连接到图案化线路层。形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，之后移除第二膜片。

【技术实现步骤摘要】

本专利技术是有关于一种芯片封装体制程，且特别是有关于一种薄化芯片封装体的厚度的芯片封装体制程。
技术介绍
在现今的资讯社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种习知堆叠型芯片封装结构进行说明。图1绘示习知堆叠型芯片封装结构的剖面示意图。请参考图1，习知的堆叠型芯片封装结构50包括一封装基板(package substrate)100与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠在电路基板100上，并与电路基板100电性连接。每一芯片封装体200a、200b包括封装基板210、芯片220、多个凸块(bump)230、底胶(under fill)240与多个焊球250。芯片220与这些凸块230配置在封装基板210上，而这些凸块230配置在芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置在芯片220与封装基板210之间，以包覆这些凸块230。封装基板210具有多个导电柱212与多个焊垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊垫214分别配置在这些导电柱212上。此外，这些焊球250配置在这些焊垫214上。如此一来，芯片封装体200a与200b便能够经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至电路基板100。一般而言，封装基板210的制作方式通常是以核心介电层(core)作为蕊材，并利用全加成法(fully additive process)、半加成法(semi-additive process)、减成法(subtractive process)或其他方式，将图案化线路层与图案化介电层交错堆叠在核心介电层上。如此一来核心介电层在封装基板210的整体厚度上便会占着相当大的比例。因此若无法有效地缩减核心介电层的厚度，势必会使芯片封装体200a与200b在厚度缩减上产生极大的障碍。当然，一旦芯片封装体200a与200b在厚度的缩减方面遇到了瓶颈，堆叠型芯片封装结构50的整体厚度便难以有显著的减少，进而使得堆叠型芯片封装结构50的封装集成度亦无法有效的提高。
技术实现思路
本专利技术的目的就是在提供一种芯片封装体制程，以减少芯片封装体的厚度。本专利技术提出一种芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。接着在第一表面形成焊罩层，并将焊罩层图案化，以暴露出导电层的部分区域。然后在焊罩层上形成一膜片，并且将导电层图案化，以形成图案化线路层。然后将芯片配置在第二表面，并使芯片电性连接到图案化线路层。之后形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，然后移除此膜片。依照本专利技术的较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤，在焊罩层上形成多个第一开口。之后在膜片中形成多个对应在这些第一开口的第二开口，其中这些第一开口以及这些第二开口暴露出导电层或图案化线路层的部分区域。依照本专利技术的较佳实施例所述的芯片封装体制程，例如更包括在每一第一开口中形成一外部连接端子，以使这些外部连接端子经由这些第一开口电性连接到图案化线路层。依照本专利技术的较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤在焊罩层上形成多个第三开口。然后在膜片中形成多个对应于这些第三开口的第四开口，其中这些第三开口以及这些第四开口暴露出芯片的部分区域与图案化线路层的部分区域。依照本专利技术的较佳实施例所述的芯片封装体制程，例如更包括在封装胶体上形成多个贯孔，以暴露出图案化线路层的部分区域。之后分别在每一贯孔中形成一外部连接端子，以使这些外部连接端子经由这些贯孔电性连接到图案化线路层。本专利技术提出另一种芯片封装体制程，其步骤包括先提供导电层，其中导电层具有第一表面与第二表面。之后在第一表面形成第一膜片，并且将导电层图案化，以形成图案化线路层。接着在图案化线路层上形成焊罩层，并将焊罩层图案化，以暴露出图案化线路层的部分区域。其后在焊罩层上形成第二膜片，并且移除第一膜片。之后将芯片配置在第一表面，并使芯片电性连接到图案化线路层。然后形成封装胶体，以包覆图案化线路层，并将芯片固定在图案化线路层上，之后移除此第二膜片。依照本专利技术的另一较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤在焊罩层上形成多个第一开口。然后在第二膜片中形成多个对应于这这些第一开口的第二开口，其中这些第一开口以及这些第二开口暴露出图案化导电层的部分区域。依照本专利技术的另一较佳实施例所述的芯片封装体制程，例如更包括在每一第一开口中形成外部连接端子，以使这些外部连接端子经由这些第一开口电性连接到图案化线路层。依照本专利技术的另一较佳实施例所述的芯片封装体制程，例如更包括在封装胶体上形成多个贯孔，以暴露出图案化线路层的部分区域。之后分别在每一贯孔中形成一外部连接端子，以使这些外部连接端子经由这些贯孔电性连接到图案化线路层。依照本专利技术的另一较佳实施例所述的芯片封装体制程，例如更包括先藉由焊罩层的图案化步骤，在焊罩层上形成多个第三开口。之后在第二膜片中，形成多个对应于这些第三开口的第四开口，其中这些第三开口与这些第四开口曝露出芯片的部分区域与图案化线路层的部分区域。由于芯片封装体制程中，本专利技术是利用膜片作为图案化线路层以及焊罩层的载体，并且能够在芯片封装体完成后将此膜片移除，因此本专利技术能够在不使用核心介电层的情况下，制作出芯片封装体。由于此芯片封装体不具有核心介电层，因此相较于习知技术而言，本专利技术所制作的芯片封装体具有较薄的厚度。附图说明图1绘示习知堆叠型芯片封装结构的剖面示意图。图2A～图2F绘示为本专利技术第一实施例的芯片封装体制程的流程示意图。图3A～图3F绘示为本专利技术第二实施例的芯片封装体制程的流程示意图。图4A～图4E绘示为本专利技术第三实施例的芯片封装体制程的流程示意图。图5绘示为本专利技术第三实施例的堆叠型芯片封装结构。图6A～图6D绘示为本专利技术第四实施例的芯片封装体制程的流程示意图。50、500堆叠型芯片封装结构100封装基板200a、200b、300、300’、400芯片封装体210封装基板 212、392导电柱214焊垫 220芯片 230、372凸块 240、374底胶250、394焊球 310导电层312第一表面 314第二表面320焊罩层 322第三开口324第一开口 332第四开口334第二开口 330、600膜片340框架 350图案化线路层360芯片 365粘着胶体370导线 380封装胶体382贯孔 390外部连接端子510共同承载器具体实施方式[第一实施例]请参照图2A～图2F绘本文档来自技高网...

【技术保护点】
一种芯片封装体制程，其特征在于其包括：提供一导电层，其中该导电层具有一第一表面与一第二表面；在该第一表面形成一焊罩层，并将该焊罩层图案化，以暴露出该导电层的部分区域；在该焊罩层上形成一膜片；将该导电层图案化， 以形成一图案化线路层；将一芯片配置在该第二表面，并使该芯片电性连接到该图案化线路层；形成一封装胶体，以包覆该图案化线路层，并将该芯片固定在该图案化线路层上；以及移除该膜片。

【技术特征摘要】
1.一种芯片封装体制程，其特征在于其包括提供一导电层，其中该导电层具有一第一表面与一第二表面；在该第一表面形成一焊罩层，并将该焊罩层图案化，以暴露出该导电层的部分区域；在该焊罩层上形成一膜片；将该导电层图案化，以形成一图案化线路层；将一芯片配置在该第二表面，并使该芯片电性连接到该图案化线路层；形成一封装胶体，以包覆该图案化线路层，并将该芯片固定在该图案化线路层上；以及移除该膜片。2.根据权利要求1所述的芯片封装体制程，其特征在于其更包括藉由该焊罩层的图案化步骤在该焊罩层上形成多个第一开口；以及在该膜片中形成多个对应于该些第一开口的第二开口，其中该些第一开口以及该些第二开口暴露出该导电层或该图案化线路层的部分区域。3.根据权利要求2所述的芯片封装体制程，其特征在于其更包括在每一该些第一开口中形成一外部连接端子，以使该些外部连接端子经由该些第一开口电性连接到该图案化线路层。4.根据权利要求2所述的芯片封装体制程，其特征在于其更包括藉由该焊罩层的图案化步骤在该焊罩层上形成多个第三开口；以及在该膜片中形成多个对应于该些第三开口的第四开口，其中该些第三开口以及该些第四开口暴露出该芯片的部分区域与该图案化线路层的部分区域。5.根据权利要求1所述的芯片封装体制程，其特征在于其更包括在该封装胶体上形成多个贯孔，以暴露出该图案化线路层的部分区域；以及在每在该些贯孔中形成一外部连接端子，以使该些外部连接端子经由该些贯孔电性连接到该图案化线路层。6.一种芯片封装体制程，其特征在...

【专利技术属性】
技术研发人员：潘玉堂，沈更新，林俊宏，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]