不具核心介电层的芯片封装体及其堆叠型芯片封装结构制造技术

本发明专利技术是有关于一种不具核心介电层的芯片封装体及其堆叠型芯片封装结构。该不具核心介电层的芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于该第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子分别配置于这些贯孔内，其中这些导电柱是电性连接于图案化线路层。

【技术实现步骤摘要】

本专利技术涉及一种芯片封装体堆叠型芯片封装结构，特别是涉及一种厚度较薄且不具核心介电层的芯片封装体及其堆叠型芯片封装结构。
技术介绍
在现今的信息社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种现有习知堆叠型芯片封装结构进行说明。图1绘示现有习知堆叠型芯片封装结构的剖面示意图。请参阅图1所示，现有习知的堆叠型芯片封装结构50包括一封装基板(packagesubstrate)100与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠于电路基板100上，并与电路基板100电性连接。每一芯片封装体200a、200b包括封装基板210、芯片220、多个凸块(bump)230、底胶(under fill)240与多个焊球250。芯片220与这些凸块230配置于封装基板210上，而这些凸块230配置于芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置于芯片220与封装基板210之间，以包覆这些凸块230。封装基板210具有多个导电柱212与多个焊垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊垫214分别配置于这些导电柱212上。此外，这些焊球250配置于这些焊垫214上。如此一来，芯片封装体200a与200b便能够经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至电路基板100。一般而言，封装基板210的制作方式通常是以核心介电层(core)作为蕊材，并利用全加成法(fully additive process)、半加成法(semi-additive process)、减成法(subtractive process)或其他方式，将图案化线路层与图案化介电层交错堆叠于核心介电层上。如此一来核心介电层在封装基板210的整体厚度上便会占着相当大的比例。因此若无法有效地缩减核心介电层的厚度，势必会使芯片封装体200a与200b于厚度缩减上产生极大的障碍。当然，一旦芯片封装体200a与200b在厚度的缩减方面遇到了瓶颈，堆叠型芯片封装结构50的整体厚度便难以有显著的减少，进而使得堆叠型芯片封装结构50的封装积集度亦无法有效的提高。
技术实现思路
本专利技术的目的在于，提供一种新型的芯片封装体与堆叠型芯片封装结构，所要解决的技术问题是使其具有较薄的厚度，从而更加适于实用。本专利技术的另一目的在于，提供一种新型的堆叠型芯片封装结构，所要解决的技术问题是使其具有较高的封装积集度，从而更加适于实用。本专利技术提出一种芯片封装体，其包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子分别配置于这些贯孔内，其中这些导电柱是电性连接于图案化线路层。依照本专利技术的较佳实施例所述的芯片封装体，例如更包括多个外部连接端子，其分别配置于这些第一开口，其中这些外部连接端子是电性连接于图案化线路层。依照本专利技术的较佳实施例所述的芯片封装体，例如更包括多个凸块，配置于芯片与图案化线路层之间，其中芯片是经由这些凸块而电性连接于图案化线路层。依照本专利技术的较佳实施例所述的芯片封装体，例如更包括黏着胶体以及多条导线，其中黏着胶体配置于图案化线路层与芯片之间，而这些导线电性连接于芯片与图案化线路层之间。再者，封装胶体更可以填入第二开口内，以包覆些导线。并且焊罩层例如具有第二开口，以暴露出图案化线路层的部分区域以及芯片的部分区域。本专利技术提出另一种芯片封装体，其包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子，分别配置于这些贯孔内，其中这些外部连接端子是电性连接于图案化线路层。本专利技术提出一种堆叠型芯片封装结构，包括多个相互堆叠的芯片封装体。每一芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些外部连接端子，分别配置于这些贯孔内，其中这些外部连接端子是电性连接于图案化线路层。在这些芯片封装体中，较上层的芯片封装体的这些外部连接端子是对应于较下层的芯片封装体的这些第一开口，且较上层的芯片封装体的这些外部连接端子是与较下层的芯片封装体的图案化线路层电性连接。依照本专利技术的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，其中每一外部连接端子例如包括导电柱与焊球。导电柱配置于相对应的贯孔内，其中导电柱电性连接于图案化线路层。焊球配置于导电柱上，其中焊球电性连接于导电柱。依照本专利技术的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，例如更包括多个凸块，配置于芯片与图案化线路层之间，其中芯片是经由这些凸块而电性连接于图案化线路层。依照本专利技术的较佳实施例所述的另一芯片封装体与堆叠式芯片封装结构，芯片封装体例如更包括黏着胶体以及多条导线，其中黏着胶体配置于图案化线路层与芯片之间，而这些导线电性连接于芯片与图案化线路层之间。焊罩层例如具有第二开口，以暴露出图案化线路层的部分区域以及芯片的部份区域。由于此芯片封装体不具有核心介电层，因此相较于现有习知技术而言，本专利技术所制作的芯片封装体具有较薄的厚度。此外，由这些芯片封装体堆叠而成的堆叠型芯片封装结构，亦因为每一个芯片封装体均具有较薄的厚度，因此能够具有较高的封装积集度。经由上述可知，本专利技术是有关于一种不具核心介电层的芯片封装体及其堆叠型芯片封装结构。该不具核心介电层的芯片封装体包括图案化线路层、芯片、焊罩层、封装胶体以及多个外部连接端子。图案化线路层具有相对的一第一表面与一第二表面。芯片配置于第一表面上，其中芯片是电性连接于图案化线路层。焊罩层配置于该第二表面上，其中焊罩层具有多个第一开口，以暴露出图案化线路层的部分区域。封装胶体包覆图案化线路层，并将芯片固定于图案化线路层上，其中封装胶体具有多个贯孔。这些本文档来自技高网...

【技术保护点】
一种芯片封装体，其特征在于其包括：一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露 出该图案化线路层的部分区域；以及一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上。

【技术特征摘要】
1.一种芯片封装体，其特征在于其包括一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露出该图案化线路层的部分区域；以及一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上。2.根据权利要求1所述的芯片封装体，其特征在于更包括多个外部连接端子，分别配置于该些第一开口，其中该些外部连接端子是电性连接于该图案化线路层。3.根据权利要求1所述的芯片封装体，其特征在于更包括多个凸块，配置于该芯片与该图案化线路层之间，其中该芯片是经由该些凸块而电性连接于该图案化线路层。4.根据权利要求1所述的芯片封装体，其特征在于更包括一黏着胶体以及多条导线，该黏着胶体是配置于该图案化线路层与该芯片之间，该些导线是电性连接于该芯片与该图案化线路层之间，其中该焊罩层具有一第二开口，以暴露出该图案化线路层的部分区域以及该芯片的部分区域。5.一种芯片封装体，其特征在于其包括一图案化线路层，具有相对的一第一表面与一第二表面；一芯片，配置于该第一表面上，其中该芯片是电性连接于该图案化线路层；一焊罩层，配置于该第二表面上，其中该焊罩层具有多个第一开口，以暴露出该图案化线路层的部分区域；一封装胶体，包覆该图案化线路层，并将该芯片固定于该图案化线路层上，其中该封装胶体具有多个贯孔；以及多个外部连接端子，分别配置于该些贯孔内，其中该些外部连接端子是电性连接于该图案化线路层。6.根据权利要求5所述的芯片封装体，其特征在于其中每一该些外部连接端子包括...

【专利技术属性】
技术研发人员：潘玉堂，吴政庭，周世文，刘惠平，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]