形成CMOS半导体器件的方法技术

本发明专利技术提供一种形成ＣＭＯＳ半导体器件的方法。该方法包括提供半导体衬底（例如硅晶片），并形成上覆于所述半导体衬底的电介质层（例如二氧化硅、氧氮化硅）。该方法包括形成上覆于电介质层的栅极层，并且图案化栅极层，以形成包括多个边缘的栅极结构。该方法包括形成上覆于栅极结构的电介质层，以保护包括多个边缘的栅极结构。优选地，所述电介质层的厚度小于４０纳米。该方法包括利用所述电介质层作为保护层，刻蚀紧邻栅极结构的源区和漏区，并将硅锗材料沉积到源区和漏区中，以填充被刻蚀的源区和被刻蚀的漏区。该方法使得源区和漏区之间的沟道区由于形成在源区和漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于表面的第二保护层，以及对第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封栅极结构。

【技术实现步骤摘要】

本专利技术涉及集成电路及其用于半导体器件制造的处理。更具体地，本专利技术提供用于制造用于先进CMOS集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本专利技术具有更加广泛的可应用性。
技术介绍
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。传统集成电路提供的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被安置到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件“几何”)变得越来越小。不断增大的电路密度不仅已提高了集成电路的复杂度和性能，而且也为客户提供了更低成本的部件。集成电路或者芯片制造设备常常可能花费成百上千万，甚至十几亿美元来建造。每一制造设备具有一定的晶片生产量，而每片晶片上将会有一定数量的集成电路。因此，通过制造更小的集成电路个体器件，更多的器件可以被制造在每一个晶片上，这样就可以增加制造设备的产量。要使器件更小是很有挑战性的，因为每一种用于集成制造的工艺都存在限制。那也就是说，一种给定的工艺通常只能加工到某一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着器件要求越来越快速的设计，工艺限制就伴随某些传统的工艺和材料而存在。这样的工艺的示例是MOS器件自身的制造。这样的器件传统上已经变得越来越小，并且产生更快的切换速度。虽然已经有了明显的改进，但是这样的器件的设计仍然具有许多限制。仅仅作为示例，这些设计必须变得越来越小，但是仍然要提供用于切换的清晰信号，这随着器件变得更小而变得更加困难。此外，这些设计常常难以制造，并且通常要求复杂的制造工艺和结构。在本说明书中，更具体地在下文中将更加详细地描述这些和其他的限制。从上面看出，用于处理半导体器件的改进技术是所希望的。
技术实现思路
根据本专利技术，提供了用于半导体器件的制造的处理集成电路的技术。更具体地，本专利技术提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本专利技术具有更加广泛的可应用性。在具体的实施例中，本专利技术提供了一种用于形成CMOS半导体器件的方法。该方法包括提供例如硅衬底的半导体衬底。该方法包括形成上覆于所述半导体衬底的电介质层(例如氧化物、氧氮化硅)。该方法包括形成上覆于所述电介质层的栅极层(例如，掺杂多晶硅层)。该方法包括图案化所述栅极层，以形成包括多个边缘的栅极结构，并形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构。在具体的实施例中，所述电介质层的厚度小于40纳米，但也可以是其他的尺寸。该方法包括由所述电介质层的一部分形成侧壁隔片结构，并且利用由所述电介质层的一部分制成的侧壁隔片结构作为保护层，刻蚀紧邻所述栅极结构的源区和漏区。该方法包括将硅锗材料(例如，外延硅锗)沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于包括所述硅锗材料在内的表面的第二保护层，并对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。在另一具体的实施例中，本专利技术提供了一种用于形成CMOS半导体器件的方法。该方法包括提供半导体衬底(例如硅晶片)，并形成上覆于所述半导体衬底的电介质层(例如二氧化硅，氧氮化硅)。该方法包括形成上覆于所述电介质层的栅极层，并图案化所述栅极层，以形成包括多个边缘的栅极结构。该方法包括形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构。优选地，所述电介质层的厚度小于40纳米。该方法包括利用所述电介质层作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，并且将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于表面的第二保护层，并且进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。在具体的实施例中，本专利技术提供了一种使用硅锗填充材料的方法，其中所述硅锗填充材料具有比单晶硅材料更大的晶格间距。当这样的材料被沉积在了紧邻沟道区的凹入区中时，硅锗填充材料的这样的更大的晶格间距导致MOS晶体管的沟道区处在轻微的压缩模式。虽然晶格间距稍大，但是硅锗仍然在凹入区中生长，其中所述凹入区基本为含单晶硅材料。当然，可以有其他的变化、修改和替换。较传统技术，通过本专利技术获得了的很多优点。例如，本技术为使用依赖于传统技术的工艺提供了便利。在一些实施例中，本方法提供了对于每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本专利技术为90纳米以及更小的设计规范提供了改进的工艺集成。此外，本专利技术通过将应变硅结构用于CMOS器件，提供了增大的空穴迁移率。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文中并且更具体地在下文中，进行更多的描述。参考后面的详细说明和附图，可以更全面地了解本专利技术的各种其他目的、特征和优点。附图说明图1到图6是根据本专利技术的一个实施例用于制造COMS器件的方法的简化的横截面视图。图4A是根据本专利技术的一个实施例的双侧壁结构的简化的横截面视图。具体实施例方式根据本专利技术，提供了用于半导体器件制造的处理集成电路的技术。更具体地，本专利技术提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本专利技术具有更加广泛的可应用性。根据本专利技术一个实施例的用于制造CMOS集成电路器件的方法可以被概括如下1.提供例如为硅晶片、绝缘体上硅的半导体衬底；2.形成上覆于半导体衬底的电介质层(例如，栅极氧化物或者氮化物)；3.形成上覆于电介质层的栅极层(例如，多晶硅、金属)；4.图案化栅极层，以形成包括多个边缘(例如多个侧边或边缘)的栅极结构；5.形成上覆于栅极结构的电介质层(例如硬掩模)，以保护包括多个边缘的栅极结构；6.利用电介质层作为保护层，刻蚀紧邻栅极结构的源区和漏区；7.将硅锗材料沉积到源区和漏区中，以填充被刻蚀的源区和被刻蚀的漏区；8.使得源区和漏区之间的沟道区由于形成在源区和漏区中的至少硅锗材料以压缩模式发生应变，其中所述沟道区的宽度与经图案化的栅极层大致相同；9.形成上覆于经图案化的栅极层的侧壁隔片；10.暴露经图案化的栅极层上的硬掩模；11.选择性去除经图案的栅极层上的硬掩模，同时保留上覆于经图案化的栅极层的侧壁隔片；以及12.如果需要的话，进行其他的步骤。上述顺序的步骤提供了根据本专利技术一个实施例的方法。如所示出的，该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组合。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。在本说明书全文中，更具体地在下文中，可以找到本方法的更多的细节。图1到图6是根据本专利技术的一个实施例的用于制造CMOS器件的方法的简化的横截面视图。这些图仅仅是示例，不应限制这里的专利技术的范本文档来自技高网...

【技术保护点】
一种用于形成ＣＭＯＳ半导体器件的方法，包括：提供半导体衬底；形成上覆于所述半导体衬底的电介质层；形成上覆于所述电介质层的栅极层；图案化所述栅极层，以形成包括多个边缘的栅极结构；形成上覆于所述栅极结构的 电介质层，以保护包括所述多个边缘的所述栅极结构，所述电介质层的厚度小于４０纳米；利用所述电介质层作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；　 　使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；形成上覆于表面的第二保护层；以及对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。

【技术特征摘要】
1.一种用于形成CMOS半导体器件的方法，包括提供半导体衬底；形成上覆于所述半导体衬底的电介质层；形成上覆于所述电介质层的栅极层；图案化所述栅极层，以形成包括多个边缘的栅极结构；形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构，所述电介质层的厚度小于40纳米；利用所述电介质层作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；形成上覆于表面的第二保护层；以及对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。2.如权利要求1所述的方法，其中所述电介质层小于300埃。3.如权利要求1所述的方法，其中所述有效沟道区的长度为所述栅极结构的宽度。4.如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。6.如权利要求1所述的方法，其中所述硅锗具有10％到30％的硅/锗比。7.如权利要求1所述的方法，还包括形成上覆于包括硅锗、栅极结构和多个边缘在内的所述半导体衬底的隔片层。8.如权利要求7所述的方法，还包括各向异性刻蚀所述隔片层，以在所述栅极层的多个边缘上形成侧壁隔片。9.如权利要求1所述的方法，其中所述第二保护层密封所述栅极层中的含磷杂质。10.如权利要求1所述的方法，其中利用外延反应器提供所述硅锗材料的所述沉积。11.如权利要求1所述的方法，其中所述PMOS器件中的所述压缩模式增大所述沟...

【专利技术属性】
技术研发人员：陈军，宁先捷，吴汉明，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]