制造半导体器件的方法和设备技术

提供了一种具有均匀特征的并且能够以高成品率制造的半导体器件。为了消除由干法蚀刻引起的衬底表面内的差异，调整由作为后处理的掺杂和退火步骤引起的差异，最后提供在衬底表面内实现极佳均匀性的步骤。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造半导体器件的方法和设备，具体而言，涉及一种消除诸如半导体晶片或液晶上的晶体管的半导体器件的一致性差异(variation)的方法，以及实现该解决方案的设备。
技术介绍
近年来随着半导体器件的尺寸降低和更高封装密度的实现，安装在半导体器件上的诸如晶体管的半导体元件在尺寸上越来越小型化。在晶体管的制造当中，决定属性的区别因素在于栅极长度。在决定栅极长度的微制造当中，采用光刻和蚀刻。在光刻中，在诸如硅晶片的半导体衬底100上涂覆感光树脂(光致抗蚀剂)，在诸如芯片的每一预定单元处对所述衬底曝光，从而为接下来的构图做准备。对由此形成的图案显影，以形成树脂图案(抗蚀剂图案)，并采用所述树脂图案作为(例如)干法蚀刻的掩模。在干法蚀刻中，在等离子体中对硅晶片的整个表面进行处理，从而在未保留树脂图案的区域内对硅材料进行蚀刻。这里，图4(a)和图4(b)示意性地示出了截面结构。在诸如硅晶片的半导体衬底100上形成由氧化硅膜形成的栅极绝缘膜110，在其上淀积将成为栅电极的多晶硅或金属材料120，之后通过光刻处理步骤(图4(a))形成树脂图案130。在这种状态下，将半导体衬底100放置到等离子体室内，并针对接下来的干法蚀刻(图4(b))采用适于作为蚀刻靶板材料的多晶硅或金属材料120的蚀刻气体。之后，典型地，采用由此形成的栅电极图案作为掩模，以自对准的方式掺杂提供正属性或负属性(针对硅)的杂质材料，并形成源极区/漏极区140和150。由此形成的源极区/漏极区之间的距离变成了有效栅极长度。因此，由其制造过程中的栅电极图案精确度和杂质掺杂精确度决定有效栅极长度。在第一步骤中，在用于形成栅电极的光刻工艺中，由于在尺寸大约为1cm×1cm的方形芯片单元内对衬底进行了高度精确的处理，因此，在理想的情况下将以不存在差异的精确度完成其制备。但是，实际上，由于在硅晶片的中央部分和边缘部分树脂涂覆厚度有时存在变化，因此可能产生微小差异。另一方面，在干法蚀刻中，由于在体积有限的蚀刻室内对半导体衬底进行批处理，因此总会产生某种差异。例如，在硅晶片之间或在300mm的硅晶片表面内其变为几个百分比的差异。在理想情况下，这里所描述的栅极长度区别地确定晶体管的性能，因此必须在300mm晶片的整个表面均匀地形成栅极长度。
技术实现思路
<本专利技术所要解决的技术问题> 在栅极长度变短时，有阈值电压降低，晶体管的切换性能提高的趋势，但是截止状态的漏电流增大。相反，当栅极长度长时，切换性能降低。如上所述，在采用等离子体在某一尺寸内执行的干法蚀刻中，倾向于在硅晶片的表面内产生差异。在器件设计中，考虑这些差异来设定裕量。但是，随着微型化的进步，在当前状态下，变得难以提供裕量。此外，如图5所示，在晶体管中，形成源极区140和漏极区150，使它们将栅电极120夹在中间。它们是用于注入电子和空穴的载流子的源极和漏极，使载流子从源极区140朝向漏极区150移动。近年来，源极区/漏极区由两级形成，即较浅的低浓度区域和较深的高浓度区域，我们称其为扩展部160，这样的由所谓的LDD(轻掺杂扩散层)结构形成的晶体管得到了广泛应用。在这种情况下，扩展部160之间的距离为有效沟道长度，被扩展部160包围的区域作为沟道区决定着性能。如图5所示，将沟道区形成为在栅电极下与之重叠。如上所述，这是通过掺杂杂质材料形成的。通常，当杂质量大时，沿横向增大了扩散的扩展部，提高了横向重叠(Xj)，从而在实际上缩短了栅极长度，同时沿垂直方向增大了结深度(Yj)，其有助于提高切换速度，但是漏电流也增大了。相反，当杂质掺杂量小时，沿横向缩短了扩散的扩展部，有效栅极长度变长。近年来，采用离子注入进行杂质掺杂。离子注入是这样一种方案，其中，形成含有预期杂质的射束，并通过所述射束对衬底的整个表面进行电磁或机械扫描，从而实现掺杂。因此，表面内具有相当好的一致性，几乎不存在差异。此外，当在杂质掺杂中采用借助等离子体的等离子体掺杂法时，在等离子体气氛内暴露样本，这与干法蚀刻类似。因此，原则上，所产生的差异将与干法蚀刻中产生的差异相同。两种处理中的差异结合起来使得结果难以估计，从而导致了必须考虑更大的裕量。此外，在杂质掺杂之后，必须执行所谓的激活退火，其中，向衬底组分原子施加能量，使掺杂杂质在硅中处于电激活状态。出于这一目的，例如，通过卤素灯施加红外线，从而提供恢复可结晶性的热能，将杂质布置在晶格内的正确位置处，从而实现电激活。通常，由于向整个衬底上施加照射或者对衬底进行总体加热，因此类似于此的退火方法具有某些不一致性。本专利技术是在考虑了所述情况的条件下得到的。其目的在于提供一种制造具有均匀的、小属性差异的半导体器件的方法和设备。具体地，其目的在于降低晶体管的栅极长度的差异。<解决技术问题的技术方案> 于是，根据本专利技术的方法是一种制造半导体器件的方法，其中，在衬底上形成多个半导体元件，所述方法包括掺杂杂质，从而消除表示所述衬底内的图案尺寸的平面内不一致性的参数。根据所述方法，调整杂质的状态，即扩散长度的扩展等，从而消除尺寸差异。因此，可以降低晶体管属性的差异，具体而言，可以降低有效栅极长度的差异。此外，根据本专利技术的方法是一种包括下述步骤的方法在半导体衬底表面上形成多个栅电极图案；以及调整针对源极区/漏极区的掺杂条件，从而根据在所述形成步骤中获得的图案的尺寸使有效沟道长度相等。根据所述方法，即使当衬底内的尺寸差异在处理步骤中引起了栅极长度差异时，也可以调整扩散长度的扩展，从而使有效栅极长度均匀。此外，当在有效沟道长度中产生差异时，调整沟道杂质浓度来实现调整。此外，这里，所述半导体衬底除了硅衬底之外还包括这样的衬底，即在玻璃衬底上形成了诸如非晶硅的半导体层的衬底。此外，根据本专利技术的方法是一种这样的方法，其中，在掺杂步骤中，考虑到由光刻和干法蚀刻引起的栅极图案的平面内不一致性，通过掺杂杂质消除表示平面内不一致性的参数。根据所述方法，考虑到由光刻和干法蚀刻引起的栅极图案的平面内不一致性，在用于形成源极区/漏极区的掺杂过程中，在具有短栅极长度的区域内进行较小量的掺杂，而在具有长栅极长度的区域内进行较大量的掺杂，由此通过调整源极/漏极扩散中的掺杂条件容易地调整有效栅极长度。另一方面，可以通过掺杂调整阈值电压和切换速度，由此可以调整沟道区内的杂质浓度，进而实现调整。可以将两种调整结合起来，其目的在于进一步实现晶体管属性的一致性。此外，根据本专利技术的方法是一种这样的方法，其中，在掺杂步骤中，采用等离子体掺杂形成消除平面内不一致性的等离子体分布，由此通过掺杂消除了不一致性。根据所述方法，通过调整等离子体分布容易地消除有效栅极长度的平面内不一致性。此外，根据本专利技术的方法是一种这样的方法，其中，在所述掺杂步骤中，采用离子注入法控制扫描操作，从而消除平面内不一致性。根据所述方法，控制离子注入中的射束电流或剂量，从而容易地消除有效栅极长度的平面内不一致性。此外，根据本专利技术的方法是这样一种方法，其中，在所述掺杂步骤之后，进行退火步骤，其中，在半导体衬底内提供一种分布，以消除表示在所述衬底内保留的不一致性的参数。根据所述方法，仅通过调整退火条件来抑制有效栅极长度的差异。本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，其中在衬底上形成多个半导体元件，所述方法包括：　　　　掺杂杂质，从而消除表示所述衬底内的图案尺寸的平面内不一致性的参数。

【技术特征摘要】
【国外来华专利技术】JP 2004-5-14 145388/20041.一种制造半导体器件的方法，其中在衬底上形成多个半导体元件，所述方法包括掺杂杂质，从而消除表示所述衬底内的图案尺寸的平面内不一致性的参数。2.根据权利要求1所述的制造半导体器件的方法，其包括的步骤有在半导体衬底表面上形成多个栅电极图案；以及调整针对源极区/漏极区的掺杂条件，从而根据在所述形成步骤中获得的图案的尺寸使有效沟道长度相等。3.根据权利要求2所述的制造半导体器件的方法，其中，在所述掺杂步骤中，考虑到由光刻或干法蚀刻引起的栅极图案的平面内不一致性，掺杂杂质以消除表示平面内不一致性的参数。4.根据权利要求2或3所述的制造半导体器件的方法，其中，在所述掺杂步骤中，采用等离子体掺杂形成用于消除平面内不一致性的等离子体分布。5.根据权利要求2或3所述的制造半导体器件的方法，其中，在所述掺杂步骤中，采用离子注入法控制扫描操作，从而消除平面内不一致性。6.根据权利要求1到5中的任何一项所述的制造半导体器件的方法，其包括的步骤有在所述掺杂步骤之后，进行退火，从而在半导体衬底内提供一种分布，以消除表示在所述衬底内保留的不一致性的参数。7.根据权利要求1到6中的任何一项所述的制造半导体器件的方法，其中，在所述...

【专利技术属性】
技术研发人员：水野文二，佐佐木雄一朗，中山一郎，伊藤裕之，奥村智洋，金成国，冈下胜己，金田久隆，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]