防静电保护器件制造技术

本发明专利技术公开了一种防静电保护器件，包括多个并联的ＮＭＯＳ管，在Ｐ衬底上设置有并排的Ｐ阱和Ｎ阱，所述ＮＭＯＳ管设置于并排的Ｐ阱和Ｎ阱上，该ＮＭＯＳ管的源极和栅极位于Ｐ阱上方，该ＮＭＯＳ管的漏极包括Ｎ阱和两个Ｎ型扩散区，所述两Ｎ型扩散区上方分别各有一个金属硅化物层；所述两Ｎ型扩散区中间有一间隔，其中一个Ｎ型扩散区位于Ｐ阱和Ｎ阱交界处的上方，另一个Ｎ型扩散区位于Ｎ阱上方，所述位于Ｎ阱上方的Ｎ型扩散区的金属硅化物与一个包含有导电物质的通孔相连接。本发明专利技术通过将设置于Ｎ阱上的Ｎ型扩散区断开，不仅能使各ＮＭＯＳ管均匀开启，还大大的提高了器件的散热效率和耐压强度。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其是一种防静电保护器件。
技术介绍
集成电路很容易受ESD(静电放电)破坏，一般在电路的输入输出端子都会设计有静电保护电路以防止内部电路受损坏，GGNMOS(GateGrounded NMOS，栅极接地的N型金属氧化物晶体管)是一种广泛使用的保护结构。它可由多个并联的NMOS管组成，这样可以增加泻流的NMOS器件的尺寸，增大放电的能力。当ESD发生时，泄放的静电电荷会造成保护管N1MOS位于源极1和漏极3下方的寄生三极管导通，如图1所示，同时产生Snapback(阶跃恢复)的现象释放电荷，其曲线图可参见图2。在释放电荷的过程中，真正的泄流区域是在B-C区域。由于工艺上的差异，并联在一起的保护管开启电压Vt1会有不同，这就要求Vt2＞Vt1，才能保证在先开启的保护管发生热损坏前，其余的保护管能均匀开启，而达到Vt2＞Vt1的方法之一就是增加漏极3上的串联电阻。当今流行的CMOS工艺都已采用Silicide(金属硅化物)，但为了增加漏极上的串联电阻，目前在ESD保护电路设计方面，比较流行使用SilicideBlock(金属硅化物阻挡)的方法来加大漏极电阻。利用这种方法的结构可参见图3，在P衬底4上设置有P阱5，所述P阱上设置有源极1、栅极2和漏极3，在源极1和漏极3上设有一层金属硅化物6，所述漏极3上的金属硅化物6从中间断开，其中右边的金属硅化物上设有通孔7，通过该通孔7可使右边的金属硅化物与引线相连接，在漏极右侧还有场隔离区8，所述漏极3上金属硅化物6断开的部分就是被阻挡区域9。电荷通过漏极和P阱中的寄生三极管被释放，其路径可如图3中的虚线箭头所示。上述结构的耐压强度不够理想，并且散热效率不是很高。
技术实现思路
本专利技术所要解决的技术问题是提供一种防静电保护器件，能够使各NMOS管之间能够均匀开启，并且具有更高的散热效率和耐压强度。为解决上述技术问题，本专利技术一种防静电保护器件的技术方案是，包括多个并联的NMOS管，在P衬底上设置有并排的P阱和N阱，所述NMOS管设置于并排的P阱和N阱上，该NMOS管的源极和栅极位于P阱上方，该NMOS管的漏极包括N阱和两个N型扩散区，所述两N型扩散区上方分别各有一个金属硅化物层；所述两N型扩散区中间有一间隔，其中一个N型扩散区位于P阱和N阱交界处的上方，另一个N型扩散区位于N阱上方，所述位于N阱上方的N型扩散区的金属硅化物与一个包含有导电物质的通孔相连接。本专利技术通过将设置于N阱上的N型扩散区断开，不仅能使各NMOS管均匀开启，还大大的提高了器件的散热效率和耐压强度。附图说明下面结合附图和实施例对本专利技术作进一步描述图1为现有NMOS保护管的寄生三极管示意图； 图2为产生阶跃恢复现象的电流-电压曲线图；图3为现有保护器件中NMOS管的结构示意图；图4为本专利技术保护器件中单个NMOS管的结构示意图；图5为本专利技术保护器件中相邻两个NMOS管的结构示意图。具体实施例方式本专利技术防静电保护器件，包括多个并联的NMOS管，如图4所示，在P衬底4上设置有并排的P阱5和N阱10，所述NMOS管设置于并排的P阱5和N阱10上，该NMOS管的源极1和栅极2位于P阱5上方，该NMOS管的漏极包括N阱10和两个N型扩散区“N+”，所述两N型扩散区上方分别各有一个金属硅化物层6；所述两N型扩散区中间有一间隔，其中一个N型扩散区11位于P阱5和N阱10交界处的上方，另一个N型扩散区12位于N阱10上方，所述位于N阱10上方的N型扩散区12的金属硅化物6与一个包含有导电物质的通孔7相连接，在通过该通孔7可使该金属硅化物与引线相连接，漏极右侧设置有一个场隔离区8，所述漏极11和漏极12的中间的间隔部分就是被阻挡区域9。在器件中，相邻的两个NMOS管也可以相连接，如图5所示。相邻的NMOS管连接成左右对称的结构，两NMOS管的漏极相连接，并共用一个连接有通孔7的N型扩散区12。这种结构可以在保证器件的工作效率不受影响的情况下最大限度的节省硅片的面积。在器件工作时，电荷通过N型扩散区12，经过N阱10到N型扩散区11，然后在经过P阱5中的寄生三极管被释放，其路径可如图4和图5中的虚线箭头所示。由于N阱10有较大的电阻值，因此在有限的面积内可以更容易调节漏区的电阻，以便多个并联NMOS之间开启更均匀。由于N阱注入比较深，通过本专利技术的结构会使得电流方向往衬底更深的地方走，这样可以提高散热效率。而且N阱/P阱，N阱/P衬底的PN结比N+/P阱的PN结有更大的击穿电压，因此NMOS器件本身也更不容易受损。本文档来自技高网...

【技术保护点】
一种防静电保护器件，其特征在于，包括多个并联的ＮＭＯＳ管，各ＮＭＯＳ管中，在Ｐ衬底上设置有并排的Ｐ阱和Ｎ阱，所述ＮＭＯＳ管设置于并排的Ｐ阱和Ｎ阱上，该ＮＭＯＳ管的源极和栅极位于Ｐ阱上方，该ＮＭＯＳ管的漏极包括Ｎ阱和两个Ｎ型扩散区，所述两Ｎ型扩散区上方分别各有一个金属硅化物层；所述两Ｎ型扩散区中间有一间隔，其中一个Ｎ型扩散区位于Ｐ阱和Ｎ阱交界处的上方，另一个Ｎ型扩散区位于Ｎ阱上方，所述位于Ｎ阱上方的Ｎ型扩散区的金属硅化物与一个包含有导电物质的通孔相连接。

【技术特征摘要】
1.一种防静电保护器件，其特征在于，包括多个并联的NMOS管，各NMOS管中，在P衬底上设置有并排的P阱和N阱，所述NMOS管设置于并排的P阱和N阱上，该NMOS管的源极和栅极位于P阱上方，该NMOS管的漏极包括N阱和两个N型扩散区，所述两N型扩散区上方分别各有一个金属硅化物层；所述两N型扩散区中间有一...

【专利技术属性】
技术研发人员：徐向明，金锋，苏庆，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]