与BiCMOS兼容的JFET器件及其制造方法技术

公开了一种包括源极和漏极区（１７、１８）的与ＢｉＣＭＯＳ兼容的ＪＦＥＴ器件，以与用于形成发射极外扩散或垂直双极型器件相同的方式形成所述源极和漏极，其中，形成双极型器件中的发射极帽的半导体层形成了ＪＦＥＴ器件的沟道（１６），以及形成双极型器件的本征基极区的材料层（即，基极ｅｐｉ－叠层）形成了ＪＦＥＴ器件的本征栅极区（１４）。结果，可以在标准ＢｉＣＭＯＳ工艺中实现ＪＦＥＴ器件的集成，而无需任何附加掩模或其他处理步骤。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及用于制作集成电路的BiCMOS工艺，更具体地，涉及与标准BiCMOS工艺兼容的JFET器件及其制作方法。
技术介绍
针对高性能RF应用的现代集成电路通常依赖于包括垂直双极型结晶体管的半导体工艺和传统CMOS工艺。传统上，在集成电路设计中，由于JFET(结型场效应晶体管)相对于MOS(金属氧化物半导体)场效应晶体管的高输入阻抗和改进的截止频率以及较低的噪声系数，可以将单极器件的JFET用作良好的跟随器。另一方面，因为在双极型晶体管中，跨导与发射极电流成比例，而在JFET中跨导与漏极电流的平方根成比例，JFET不是如双极型晶体管那样的良好放大器。趋向于用于制作垂直双极型器件的所谓BiCMOS工艺满足高端RF解决方案。另一方面，将JFET器件频繁地用在其中噪声性能是重要的应用中，并且JFET器件可以是在诸如卫星接收机或车载雷达系统之类的领域中的理想解决方案，其中低噪声前端当前趋向于分立的III/V族器件。尽管通常非常希望在此种高端RF解决方案中使用诸如JFET之类的其他器件，以便利用其某些品质，但将其他器件，特别是JFET集成到标准BiCMOS工艺中可能困难且昂贵，因为这要求额外的附加掩模和注入步骤。美国专利No.4,939,099描述了用于在BiCMOS工艺中获得JFET的工艺，从而与垂直双极型晶体管发射极区同时地形成JFET源极和漏极区，以及与垂直双极型基极接触区同时地形成JFET栅极接触区。然而，在制作JEFET的制作中要求附加步骤，包括注入步骤以形成顶部栅极区和另一个注入步骤以创建JFET沟道区，必须与用于制作垂直双极型晶体管的步骤分离地执行所述步骤，从而增加了标准BiCMOS工艺的复杂性和成本。我们已经设计了一种改进的配置，并且本专利技术的目的在于提供一种在BiCMOS工艺中制作JFET器件的方法，从而不必执行额外的附加掩模和其他工艺步骤。
技术实现思路
根据本专利技术，提供一种制作JFET器件的方法，所述方法包括提供半导体衬底；在所述衬底上外延沉积第一导电类型的半导体材料的第一层；以及在所述第一层上提供相对轻掺杂的第二导电类型的半导体材料的第二层；在所述第二层中形成所述第二导电类型的相对重掺杂区的第一和第二扩散区，其中所述第一材料层形成所述器件的内部栅极区，所述第一和第二扩散区分别形成所述器件的源极和漏极区，以及所述第二材料层形成所述源极和所述漏极区之间的沟道。同样根据本专利技术，提供一种JFET器件，包括衬底，在所述衬底上外延沉积第一导电类型的半导体材料的第一层，在所述第一材料层上设置相对轻掺杂的第二导电类型的半导体材料的第二层；以及在所述第二材料层中设置的相对重掺杂的所述第二导电类型的扩散的源极和漏极区，其中所述第一材料层形成所述器件的内部栅极，并且所述第二材料层形成所述源极和漏极区之间的沟道。仍然根据本专利技术，提供一种按照BiCMOS工艺制作集成电路的方法，所述方法包括提供衬底，具有用于支撑垂直双极型器件的第一区和用于支撑JFET器件的第二区，所述第一区限定了第二导电类型的集电极区，所述方法包括在所述衬底的所述第一和第二区处的所述衬底上，外延沉积第一导电类型的半导体材料的第一层；在所述第一材料层上提供相对轻掺杂的第一导电类型的半导体材料的第二层；在所述第一区域处的所述第二材料层中形成所述第二导电类型的至少一个相对重掺杂扩散区；以及在所述第二区域处的所述第二材料层中形成所述第二导电类型的至少两个相对重掺杂扩散区，其中所述第一材料层在所述第一区处对于所述垂直双极型器件形成内部基极区，并且在所述第二区域处对于所述JFET器件形成内部栅极区，在所述衬底的所述第一区处的所述至少一个扩散区形成所述垂直双极型器件的发射极，以及所述衬底的所述第二区处的所述至少两个扩散区分别形成所述JFET器件的源极和漏极区，以及所述第二材料层对于所述垂直双极型器件形成发射极帽(emittercap)和所述JFET器件的所述源极和漏极区之间的沟道。本专利技术提供一种根据上述方法制作的集成电路，并且至少包括一个垂直双极型晶体管和至少一个JFET器件。考虑到本专利技术的JFET器件的改进布局，可以在标准BiCMOS工艺中集成此种器件，而无需额外的附加掩模或其他处理步骤。优选地，对于所述衬底的所述第一和第二区二者，实质同时地执行形成所述扩散区的步骤。在优选实施例中，半导体材料的第一层包括SiGe或SiGe:C。锗的添加使能够形成高性能异质结双极型晶体管，可以操作于比标准Si双极型晶体管更高的速度。事实上，已经发现此种SiGe HBT操作于之前利用砷化镓才可达到的速度，而仍具有嵌入使用标准硅生产工具的现有硅加工(silicon fabs)中的优点。SiGe器件还相对易于集成到标准CMOS逻辑技术中。通过向硅中添加少量的锗(Ge)和碳I形成的硅-锗:碳(SiGe:C)导致异质结双极型晶体管，提供比传统硅双极型晶体管更高的单位增益频率、更低的噪声系数、更高的集电极电流和更好的线性度。尽管所得到的SiGe:C HBT器件的噪声系数比传统Si器件的噪声系数低，但所建议的额外的JFET的噪声特性仍然较好，并且此种性能是所需的。对于JFET器件形成所述至少两个扩散区的步骤有利地包括步骤在所述半导体材料的第二层上提供至少两个单独的虚拟发射极，以及对于每一个所述虚拟发射极提供隔板，其中隔板重叠预定的距离。隔板之间的间隙应该理想地足够大以适应两个多发射极区(poly-emitterareas)之间的最小间隔(即JFET器件的源极和漏极之间)，包括最小重叠的两倍，以便有足够的重叠和刻蚀容限。从这里描述的实施例，本专利技术的这些和其他方面将是显而易见的，并且将参照实施例进行阐明。附图说明现在将仅作为示例且参考附图描述本专利技术的实施例，其中图1是根据现有技术的垂直双极型晶体管的示意性剖面图；图2是根据本专利技术典型实施例的JFET器件的示意性剖面图；图3a至图3h示意性地示出了在根据本专利技术典型实施例制作JFET器件中包含的原理性步骤；图4a和图4b示意性地示出了根据本专利技术的两个单独的典型实施例的JFET器件的一些可选布局；图5是根据本专利技术典型实施例的、具有如图4b所示的布局的JFET器件的示意性剖面图；图6是在源极连接中截取的图5的器件一部分的示意性平面图；以及图7和图8是根据本专利技术典型实施例的JFET器件不同沟道长度下的DC特征的曲线说明。具体实施例方式参考图1，示出了由标准HBT(异质结双极型晶体管)工艺得到的垂直双极型器件的结构，该工艺提供非常高性能的晶体管结构并且使用多于一种半导体材料来构造，从而利用了用于形成基极、发射极和集电极的半导体的不同带隙。所示器件包括衬底1，所述衬底还形成了n型集电极2的重掺杂区；并且集电极2还包括轻掺杂的所谓的漂移区3。n型发射极4包括重掺杂区5(所谓的“发射极外”扩散)和弱掺杂区6(或所谓的n型“发射极帽”)。发射极区5、6各自的掺杂浓度可以是例如1020at/cm3和1018at/cm3的量级。在半导体本体的表面边界提供注入的非本征重掺杂p型基极区7，并且掩埋的或本征的重掺杂p型基极区8位于发射极区以下，例如，所述本征基极区可以由SiGe或SiGeC形成。可以对于发射极4、基极和集电极2分别提供连接导体9、10和11本文档来自技高网...

【技术保护点】
一种制作ＪＦＥＴ器件的方法，所述方法包括：提供半导体衬底（３０）；在所述衬底上外延沉积第一导电类型的半导体材料的第一层（４４）；以及在所述第一层（４４）上提供相对轻掺杂的第二导电类型的半导体材料的第二层（４６）； 在所述第二层（４６）中形成相对重掺杂的所述第二导电类型的第一扩散区和第二扩散区（１７、１８），其中所述第一材料层（４４）形成所述器件的内部栅极区（１４），所述第一扩散区和所述第二扩散区分别形成所述器件的源极区和漏极区（１７、１８），以及 所述第二材料层（４６）形成所述源极区和所述漏极区（１７、１８）之间的沟道（１６）。

【技术特征摘要】
【国外来华专利技术】EP 2004-10-14 04105037.81.一种制作JFET器件的方法，所述方法包括提供半导体衬底(30)；在所述衬底上外延沉积第一导电类型的半导体材料的第一层(44)；以及在所述第一层(44)上提供相对轻掺杂的第二导电类型的半导体材料的第二层(46)；在所述第二层(46)中形成相对重掺杂的所述第二导电类型的第一扩散区和第二扩散区(17、18)，其中所述第一材料层(44)形成所述器件的内部栅极区(14)，所述第一扩散区和所述第二扩散区分别形成所述器件的源极区和漏极区(17、18)，以及所述第二材料层(46)形成所述源极区和所述漏极区(17、18)之间的沟道(16)。2.一种JFET器件，包括衬底(30)，在所述衬底(30)上外延沉积第一导电类型的半导体材料的第一层(44)，在所述第一材料层(44)上设置相对轻掺杂的第二导电类型的半导体材料的第二层(46)；以及在所述第二材料层(46)中设置相对重掺杂的所述第二导电类型的扩散源极区和漏极区(17、18)，其中所述第一材料层(44)形成所述器件的内部栅极(14)，并且所述第二材料层(46)形成所述源极区和漏极区(17、18)之间的沟道(16)。3.一种按照BiCMOS工艺制作集成电路的方法，所述方法包括提供衬底(30)，具有用于支撑垂直双极型器件的第一区域和用于支撑JFET器件的第二区域，所述第一区域限定了第二导电类型的集电极区(2)，所述方法包括在位于所述第一区域和所述第二区域处的所述衬底(30)上，外延沉积第一导电类型的半导体材料的第一层(44...

【专利技术属性】
技术研发人员：普拉巴特阿加瓦尔，扬W斯洛特布曼，韦伯D范诺尔特，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]