半导体装置及半导体装置的版图设计方法制造方法及图纸

本发明专利技术公开了一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。构成与栅极（１０）连接的配线（１１、１２、１３）的配线层（Ｍ１～Ｍ３）中，各配线被设置为不覆盖天线保护元件（１７）的活性区域上方。另一方面，其上层的配线层（Ｍ４）中设置的配线（１８），被设置为至少部分覆盖天线保护元件（１７）的活性区域上方。

【技术实现步骤摘要】

本专利技术涉及半导体装置及其版图设计方法，该半导体装置包含用于回避天线损害(antenna damage)的天线保护元件。
技术介绍
近年来，随着半导体制造技术的微细化发展，在器件(device)的制造工序中，利用等离子刻蚀(Plasma etching)、等离子CVD为代表的等离子工艺(process)已经很普遍。但是，另一方面，被称为等离子充电损害(plasmacharging damage)的、由等离子工艺引起的半导体元件的损伤成为很大的问题。等离子充电损害，也被称为天线损害，已成为栅极泄漏(gate leak)电流增加、阈值电压变动等半导体元件特性恶化、故障、寿命降低的原因。而且，伴随工艺技术微细化的栅极氧化膜的薄膜化等，使得天线损害成为更加严重的问题。作为上述问题的解决方法之一，专利文献1公开了使用保护元件(以下称为天线保护元件)的方法。这里，天线保护元件是指具有二极管(diode)、闸流晶体管(thyristor)等的元件，该二极管、闸流晶体管是通过从等离子放射的紫外区域的光线(以下简称为紫外光)照射到活性区域，而使导电性得到提高。根据专利文献1，由于导致天线损害产生的充电电流通过天线保护元件向接地电位放电，所以能够避免半导体元件的损伤。而且，专利文献1指出，紫外光未照射到天线保护元件的活性区域时，天线保护元件针对天线损害的保护能力降低。因此，其公开了通过在活性区域的上层设置空间，将紫外光照射到天线保护元件的活性区域的结构。下面利用图55简单说明专利文献1的结构。图55是使用标准单元(standard cell)的一般的版图。图55中，5501为天线保护元件，5502、5503为标准单元，5504、5505为信号图案(pattern)，5506为虚设(dummy)图案。由图55可知，在天线保护元件5501的上层未配置任何掩模(mask)图案。即，根据专利文献1，为了在天线保护元件的上层设置空间，所以在其上层不配置掩模图案。另一方面，为了减少天线损害而将紫外光照射到天线保护元件的活性区域，专利文献2公开了在活性区域的上层不配置虚设图案的结构。图56示出了使用专利文献2的技术的结构例。由图56可知，在天线保护元件5501的上层配置有信号图案5504、5505，但是未配置虚设图案5506。若使用专利文献2的结构，可以在天线保护元件的上层配置信号配线。所以，与专利文献1的结构相比较，具有因照射到活性区域的紫外光减少而造成天线保护元件能力降低的缺点，但同时又能够获得提高信号图案的配线效率、在设计时可以缩小半导体集成电路面积的优点。另一方面，在刻蚀工序、CMP工序中，重要的是满足根据工艺条件获得的该层的面积率。不能满足面积率时，不但刻蚀速度产生不均匀，而且CMP工序中会产生无法使衬底表面充分平坦化、无法充分地获得工艺精度的问题。因此，专利文献3公开了为了满足面积率，在空地区域中，使虚设图案的间距(pitch)及其形状随每个检查窗(check window)而变化的配置手法。专利文献1美国专利第5994742号说明书专利文献2特开2004-363255号公报专利文献3特开2002-9161号公报但是，无论专利文献1还是专利文献2的方法，都不能在天线保护元件的上层配置虚设图案，所以存在以下问题天线保护元件附近的面积率发生疏密、无法充分地获得工艺精度。另外，专利文献2中，由于不是按照天线保护元件的活性区域上层配置的信号图案的量确定天线保护元件的保护能力，所以存在天线保护元件有可能被过剩或者过小配置的问题。而且，随着栅极氧化膜的薄膜化等的工艺技术的微细化发展，天线损害更加严重，因此应当配置的天线保护元件的数量、面积有增加的倾向。所以，也存在以下问题以往配置于空闲区域的，多晶硅(polysilicon)、活性区域等的衬底层的虚设图案减少，衬底层的面积率难以调整。这样，在设计制造具有天线保护元件的半导体装置时，由于产生了上面例示出的种种问题，所以希望出现能够解决这些问题的半导体装置的结构和版图设计方法。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。本专利技术作为一种半导体装置，包括栅极；天线保护元件，与所述栅极连接；第1配线，与所述栅极连接；第2配线，不与所述栅极连接，设置于所述第1配线的上层。在构成所述第1配线的配线层中，各配线被设置为不覆盖所述天线保护元件的活性区域上方；所述第2配线被设置为至少部分覆盖所述天线保护元件的活性区域上方。根据本专利技术，在构成与栅极连接的第1配线的配线层中，各配线被设置为不覆盖天线保护元件的活性区域上方。所以，直到所述配线层为止，都可以确保到达天线保护元件的光量，因此可以充分发挥天线保护元件针对天线损害的保护能力。另一方面，在所述配线层的更上层设置的第2配线，被设置为至少部分覆盖所述天线保护元件的活性区域上方。即，在所述配线层的更上层的配线层中，由于对栅极不会产生天线损害，所以容许在天线保护元件上的重叠。据此，可以在回避天线损害的同时，还使配线资源的确保成为可能。另外，本专利技术作为一种半导体装置，包括多个单元，其中包含天线保护元件；虚设图案，配置于所述多个单元的上层。所述虚设图案在所述天线保护元件上的配置规则与在所述天线保护元件以外的单元上的配置规则不同。根据本专利技术，虚设图案的配置规则，在天线保护元件上与在天线保护元件以外的单元上不同。即，在天线保护元件上，为使到达活性区域的光量确保成为可能，根据与其他区域不同的配置规则进行虚设图案的配置。据此，既能实现平坦化，又能回避天线损害。另外，本专利技术作为一种半导体装置，包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；虚设图案，配置于所述通过配线的上层或者下层。所述虚设图案被配置为，在所述天线保护元件上与所述通过配线重叠。根据本专利技术，在天线保护元件上，虚设图案被配置为与通过配线重叠，所以到达天线保护元件的光量不会因虚设图案减少。据此，可以充分发挥天线保护元件的能力，同时也能够容易地满足面积率。另外，本专利技术作为一种半导体装置，包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面。所述通过配线具有的形状为，在所述天线保护元件上面的部分中的每单位长度的面积小于所述天线保护元件上面以外的部分。根据本专利技术，通过配线具有，在天线保护元件上面的部分中的每单位长度的面积小于天线保护元件上面以外的部分的形状。所以，既可以维持作为通过配线需要的配线图案，又可以确保到达天线保护元件的光量，因此可以充分发挥天线保护元件的能力。另外，本专利技术作为一种半导体装置，包括多个单元，其中包含天线保护元件；多条通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面。所述多条通过配线被配置为其间隔比其他配线的最小间隔大。根据本专利技术，通过天线保护元件上面的多条通过配线，被配置为其间隔比其他配线的最小间隔大，所以可以确保到达天线保护元件的光量，因而可以充分发挥天线保护元件的能力。另外，本专利技术作为一种半导体装置，包括多个单元，其中包含天线保护元件；配线，配置于所述多个单元的上层。在所述天线保护元件上，配线的方向被固定为纵或本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，该装置包括：　　　　栅极；　　　　天线保护元件，与所述栅极连接；　　　　第１配线，与所述栅极连接；　　　　第２配线，不与所述栅极连接，设置于所述第１配线的上层；　　　　其中，　　　　在构成所述第１配线的配线层中，各配线被设置为不覆盖所述天线保护元件的活性区域上方；　　　　所述第２配线被设置为至少部分覆盖所述天线保护元件的活性区域上方。

【技术特征摘要】
JP 2006-4-28 2006-1260831.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件，与所述栅极连接；第1配线，与所述栅极连接；第2配线，不与所述栅极连接，设置于所述第1配线的上层；其中，在构成所述第1配线的配线层中，各配线被设置为不覆盖所述天线保护元件的活性区域上方；所述第2配线被设置为至少部分覆盖所述天线保护元件的活性区域上方。2.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；虚设图案，配置于所述多个单元的上层；其中，所述虚设图案，在所述天线保护元件上的配置规则与在所述天线保护元件以外的单元上的配置规则不同。3.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；虚设图案，配置于所述通过配线的上层或者下层；其中，所述虚设图案被配置为，在所述天线保护元件上与所述通过配线重叠。4.根据权利要求3所述的半导体装置，其特征在于，所述配线为电源配线或者信号配线。5.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；其中，所述通过配线具有的形状为，在所述天线保护元件上面的部分中的每单位长度的面积小于所述天线保护元件上面以外的部分。6.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；多条通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；其中，所述多条通过配线被配置为其间隔比其他配线的最小间隔大。7.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；配线，配置于所述多个单元的上层；其中，在所述天线保护元件上，配线的方向被固定为纵或者横之中的一个方向。8.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件，与所述栅极连接；其中，所述天线保护元件，在p阱与n阱中活性区域的图案数不同。9.一种半导体装置，其特征在于，该装置包括多个单元，其中包含多个天线保护元件；所述多个天线保护元件之中至少2个以上，p阱与n阱的面积比互不相同。10.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件；配线，用于连接所述栅极与所述天线保护元件；其中，所述配线与延伸到空闲区域的分支配线连接。11.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置栅极和天线保护元件；第1配线步骤，配置与所述栅极连接的第1配线，同时，连接所述栅极与所述天线保护元件，且，在构成所述第1配线的配线层中，配置其他配线，使其不覆盖所述天线保护元件的活性区域上方；第2配线步骤，在比构成所述第1配线的配线层更上层的配线层中配置配线，容许其覆盖所述天线保护元件的活性区域上方。12.一种半导体装置的版图设计方法，所述半导体装置具有栅极及与所述栅极连接的天线保护元件，其特征在于，该方法包括以下步骤在配置包含所述栅极及天线保护元件的单元的上层进行概略配线；验证对所述栅极的天线损害；在所述验证步骤中，考虑所述天线保护元件与其上层配线之间的重叠面积，假定所述天线保护元件的能力，进行验证。13.根据权利要求12所述的半导体装置的版图设计方法，其特征在于，该方法包括以下步骤由所述验证步骤的验证结果，算出在所述天线保护元件上配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积。14.根据权利要求13所述的半导体装置的版图设计方法，其特征在于，根据所述容许重叠面积或者不可重叠面积，在所述天线保护元件上配置虚设图案。15.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；在所述配线的上层或者下层配置虚设图案；在所述虚设图案配置步骤中，当存在通过所述天线保护元件上面的通过配线时，在所述天线保护元件上，配置虚设图案，使其与所述通过配线重叠。16.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，该方法包括以下步骤由所述虚设图案配置步骤的配置结果，算出配置有虚设图案的配线层中的面积率；所述算出步骤中算出的面积率未达到规定值时，根据配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积，在所述天线保护元件上追加配置虚设图案。17.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，所述通过配线为电源配线或者信号配线。18.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，在所述虚设图案配置步骤中，当所述通过配线包含电源配线及信号配线时，配置虚设图案，使其仅对所述电源配线重叠；由所述虚设图案配置步骤的配置结果，算出配置虚设图案的配线层的面积率；所述算出步骤中算出的面积率未达到规定值时，判断将虚设图案配置为与所述信号配线重叠时，是否产生时序违规；在所述判断步骤中判断为不产生时序违规时，配置虚设图案，使其与所述信号配线重叠。19.根据权利要求18所述的半导体装置的版图设计方法，其特征在于，在所述判断步骤中判断为产生时序违规时，配置虚设图案，使其不与所述信号配线重叠。20.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；其中，当超过规定宽度的配线通过所述天线保护元件之上时，将所述天线保护元件的位置变更为所述超过规定宽度的配线不通过的位置。21.一种半导体装置的版图设计...

【专利技术属性】
技术研发人员：嶋田纯一，木村文浩，松村阳一，大桥贵子，岩内宣之，藤野健哉，荒木章之，桥本幸治，安井卓也，田口浩文，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]