内存结构的制备方法技术

一种内存结构的制备方法首先形成多个条状区块于基板的介电结构上，再形成局部暴露该条状区块侧壁的第一蚀刻屏蔽。其次，利用该第一蚀刻屏蔽局部去除该条状区块以缩减其宽度而形成第二蚀刻屏蔽，其包含多个以错开方式排列的第一区块及第二区块。之后，局部去除未被该第二蚀刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中，再形成导电插塞于该开口中。该多个开口包含多个设置于该第一区块间的第一开口以及多个设置于该第二区块间的第二开口，且该第一开口与该第二开口分别凸出主动区域的相反两侧。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种通过分别向主动 区域的相反两側伸展的导电插塞而降低对先进光刻技术的需求的内存结 构制备方法。
技术介绍
近几年来,动态随机存储器(dynamic random access memory, DRAM)芯片的存储单元的数量与密度大幅的增加。每一个存储单元由金属氧化物 半导体场效晶体管(metal oxide semiconductor field effect transistor,MOSFET)与电容器构成，其中该晶体管的源极电连接于该电容器的下电 极。电容器可分为堆栈式和深沟渠式两种型态。堆栈式电容器直接在硅基 板表面形成电容器，而深沟渠式电容器则是在硅基板内部形成电容器。图I表示公知的动态随机存储器IOO，由韩国三星电子(Samsimg electronics)公司的研发人员见2005年Symposium on VLSI Technology Digest of Technical Papers。该动态随机存储器100包含多条字符线102、多 条位线104、多个倾斜设置的主动区域106。该主动区域106中间设置位线 插塞10S，且其两端设有两个电容器插塞HO。具体的说，该动态随机存储 器100釆用6FZ的记忆单元设计，亦即2F(字符线)x3F(位线)-6F2,其中F代 表最小特征尺寸。惟，该动态随机存储器100必需使用重复曝光技术(double exposure technology, DET)制备多个彼此电隔离且倾斜设置的主动区域106，然而重复曝光技术并不适用于目前产业界的量产曝光机台。再者，设置于两条字 符线102间的电容器插塞110的尺寸为1F，必须使用先迸光刻技术(例如光刻湿浸式技术)，方可确保其尺寸及位置的正确性。图2表示另一公知的动态随机存储器120,其由美国美光科技(Micron technology)公司的研发人员见2004年Symposium on VLSI Technology Digest of Technical Papers。该动态随机存储器U0包含多条字符线122、多 条位线124、多个倾斜设置的主动区域126。该主动区域126中间设置位线 插塞12S,且其两端设有两个电容器插塞130。与图1的动态随机存储器100 相比较仅倾斜设置其主动区域106,图2的动态随机存储器120—并倾斜设 置其主动区域126及其位线124,且位线插塞128即设置于该主动区域126及 该位线124的交叉点。
技术实现思路
本专利技术的主要目的是提供一种，其通过形成分别 向主动区域的相反两侧伸展的导电插塞，而降低对先进光刻技术的需求。为达到上述目的，本专利技术提出一种，其首先形成 多个条状区块于基板的介电结构上，再形成局部暴露该条状区块的侧壁的 第一蚀刻屏蔽。其次，利用该第一蚀刻屏蔽进行湿蚀刻工艺以局部去除该 条状区块以缩减其宽度而形成第二蚀刻屏蔽，其包含多个第一区块及多个 第二区块，且该第一区块与该第二区块以错开方式排列。之后，进行干蚀 刻工艺以局部去除未被该第二蚀刻屏蔽覆盖的介电结构而形成多个开口 于该介电结构中，再形成导电插塞于该开口中。进一步说，形成局部暴露该条状区块的侧壁的第一蚀刻屏蔽的步骤包 含形成覆盖预定区域的含硅层的第一掺杂屏蔽、进行第一斜向掺杂工艺以 将掺质植入该预定区域以外的含硅层以改变该含硅层的预定部分的化学 性质(例如抗蚀刻特性)、形成暴露该预定区域内的含硅层的第二掺杂屏蔽 以及进行第二斜向掺杂工艺以将掺质植入该预定区域内的含硅层。较佳 地，该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方 向，该含硅层可包含多晶硅，而该掺质包含二氟化硼。较佳地，该条状区块由介电材料构成，且该湿蚀刻工艺使用缓冲氧化 物蚀刻液局部去除该条状区块的侧壁而縮减该条状区块的宽度。更具体的 说，该预定区域内的条状区块的宽度缩减方向相反于该预定区域外的条状区块的宽度缩减方向而形成以错开方式排列的第一区块与第二区块。此 外，该多个开口包含多个设置于该预定区域内及该第一区块间的第一开口 以及多个设置于该预定区域外及该第二区块间的第二开口 ，且该第一开口 与该第二开口分别凸出主动区域的相反两侧。公知的内存结构制备方法在进入纳米时代时，必须使用重复曝光技术 且必须使用先进光刻工艺定义其电容器插敏即接触洞)的尺寸及位置。相 对地，本专利技术的内存结构制备方法是通过蚀刻技术单侧地向主动区域的相 反两侧伸展导电插塞(即接触洞)的宽度，因而可延后使用重复曝光技术， 且定义该接触洞(即该电容器插塞)的尺寸及位置时也可以延后导入先进的 光刻技术(例如光刻湿浸式技术)的时程。附图说明图1表示公知的动态随机存储器； 图2表示另一公知的动态随机存储器；以及 图3至图15表示本专利技术第一实施例的。 主要元件标记说明10内存结构12半导体 13A掺杂区13B掺杂区14字符线16氮化硅间隙壁18氮化硅层20介电结构22介电层24介电层26含硅层26'蚀刻屏蔽28介电层28'条状介电区块30基板32条状光刻胶层34含硅层34'蚀刻屏蔽42掺杂屏蔽44预定区域46主动区域48掺杂屏蔽50 蚀刻屏蔽50B 介电区块52B 第二开口54A 第一导电区块56 第二导电插塞56B 第四导电区块60 位线接触插塞64 氮化硅屏蔽68 氧化硅层72 线状开口76 电容器插塞100 动态随机存储器104 位线108 位线插塞120 动态随机存储器124 位线128 位线插塞50A介电区块52A第一开口54第一导电插塞54B第二导电区块56A第三导电区块58介电层62位线66氮化硅间隙壁70光刻胶层74接触洞78电容器102字符线106主动区域110电容器插塞122字符线126主动区域130电容器插塞具体实施方式图3至图15表示本专利技术的内存结构10的制备方法，其中图3(a)及图3(b) 是图3分别沿1-1及2-2剖面线的局部剖示图。首先，形成含硅层(例如多晶 硅层)26于基板30上以及介电层28于该含硅层26上，再形成条状光刻胶层 32于该介电层28上，其中该介电层M的材质可为四乙基正硅酸盐(TEOS)。该基板30包含半导体,12、多个设置于该半导体基板12中的掺杂区 13A及13B、多条设置于该半导体基板12上的字符线14、覆盖该多条字符 线14侧壁的氮化硅间隙壁16,覆盖该半导体基板12表面的氮化硅层18以及覆盖该多条字符线14及该氮化硅层18的介电结构20 。该介电结构20可包含 介电层22以及介电层24 ，其中该介电层22的材质可为硼磷硅玻璃(BPSG)， 而该介电层24的材质可为四乙基正硅酸盐。此外，该介电结构20亦可由硼 磷硅玻璃构成。参照图4(a)及图4(b),其是图3分别沿l-l及2-2剖面线的局部剖示图。 进行各向异性干蚀刻工艺，局部去除该条状光刻胶层32以外的介电层28以 形成多个条状介电区块28'于该含硅层26上。其次，去除该光刻胶层32之后, 进行沉积工艺以形成覆盖该多个条状介电区块28'的含硅层(例如多晶硅 层)34。参照图5、图5(a)及图5(b),其中图5(a)及图5(b)是图5分别沿l-l及3-3 剖面线的局部剖示图。形成覆盖预定区域44的条状介电区块28'的掺杂屏蔽 (例如光刻本文档来自技高网...

【技术保护点】
一种内存结构的制备方法，其特征是包含下列步骤：形成多个条状区块于基板上，该基板包含介电结构；形成局部暴露该条状区块的第一蚀刻屏蔽；利用该第一蚀刻屏蔽，局部去除该条状区块以形成第二蚀刻屏蔽；局部去除未被该第二蚀 刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中；以及形成导电插塞于该开口中。

【技术特征摘要】
1.一种内存结构的制备方法，其特征是包含下列步骤形成多个条状区块于基板上，该基板包含介电结构；形成局部暴露该条状区块的第一蚀刻屏蔽；利用该第一蚀刻屏蔽，局部去除该条状区块以形成第二蚀刻屏蔽；局部去除未被该第二蚀刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中；以及形成导电插塞于该开口中。2. 根据权利要求l所述的内存结构的制备方法，其特征是形成该第一 蚀刻屏蔽的步骤包含形成含硅层，其覆盖该多个条状区块；改变预定部分的含硅层的化学性质；以及去除该预定部分以外的含硅层，而该预定部分的含硅层形成该第一蚀 刻屏蔽。3. 根据权利要求2所述的内存结构的制备方法，其特征是改变预定部 分的含硅层的化学性质进行掺杂工艺以将掺质植入该预定部分的含硅层。4. 根据权利要求3所述的内存结构的制备方法，其特征是去除该预定部分以外的含硅层局部去除该条状区块侧壁的含硅层。5. 根据权利要求3所述的内存结构的制备方法，其特征是该掺杂工艺 为斜向掺杂工艺，该含硅层包含多晶硅，且该掺质包含二氟化硼。6. 根据权利要求5所述的内存结构的制备方法，其特征是去除该预定 部分以外的含硅层利用氨水进行湿蚀刻工艺。7. 根据权利要求l所述的内存结构的制备方法，其特征是形成局部暴 露该条状区块的第一蚀刻屏蔽包含形成含硅层，其覆盖该多个条状区块；形成第一掺杂屏蔽，其覆盖预定区域的含硅层；以及进行第一斜向掺杂工艺以将掺质植入该预定区域以外的含硅层，以改 变该含硅层的预定部分的化学性质。8. 根据权利要求7所述的内存结构的制备方法，其特征是另包含形成第二掺杂屏蔽，其暴露该预定区域内的含硅层；以及进行第二斜向掺杂工艺以将掺质植入该预定区域内的含硅层；其中该第一斜向掺杂工艺的掺杂方向不同于该第二斜向掺杂工艺的 掺杂方向。9. 根据权利要求8所述的内存结构的制备方法，其特征是该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方向。...

【专利技术属性】
技术研发人员：简荣吾，萧家顺，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]