【技术实现步骤摘要】
本专利技术涉及包括具有亚光刻(sub-lithographic)宽度的局部导电互连 的半导体器件。具体地说，本专利技术涉及具有亚光刻宽度的局部导电互连 的亚45nm或亚32nm静态随;^取存储器(SRAM)单元，以及制造这 种SRAM单元的方法。
技术介绍
静态随机存取存储器(SRAM)由于其高速度、低功耗和简单的操作 而成为重要的存储器件。与动态随机存取存储器(DRAM)单元不同， SRAM不需要定期刷新存储的数据而且具有简单的设计。典型的六晶体管SRAM(6T-SRAM)单元中的每个位都存储在通常称 为负载晶体管(或上拉晶体管)和驱动晶体管(或下拉晶体管)的四个晶体管 上，这些晶体管形成包含两个交叉耦合反相器的触发电路。该存储单元 具有两个用于表示0和1的稳定状态。另外两个存取晶体管(或传送门 (pass-gate)晶体管)用于控制在读取和写入操作期间对存储单元的存取。图1A示出示例性互补金属氧化物半导体(CMOS)6T-SRAM单元在 第一金属互连层次(level)(Ml)之下的从上到下视图。6T-SRAM单元包 含(1)四个有源器件区域(即掺杂阱区域)1...
【技术保护点】
一种半导体器件，包括位于半导体衬底中并且通过其间的隔离区域彼此隔离的第一和第二有源器件区域，其中所述半导体器件包括宽度为大约２０ｎｍ到大约４０ｎｍ的第一亚光刻互连结构，并且其中所述第一亚光刻互连结构将第一有源器件区域与第二有源器件区域连接。
【技术特征摘要】
US 2006-10-4 11/538,5501.一种半导体器件，包括位于半导体衬底中并且通过其间的隔离区域彼此隔离的第一和第二有源器件区域，其中所述半导体器件包括宽度为大约20nm到大约40nm的第一亚光刻互连结构，并且其中所述第一亚光刻互连结构将第一有源器件区域与第二有源器件区域连接。2. 根据权利要求1的半导体器件，其中所述第一亚光刻互连结构 包括从被掺杂的多晶珪、W、 Cu、 SiGe、 NiSi、 TaN及其混合物中选择 的一种或多种导电材料。3. 根据权利要求1的半导体器件，其中所述第一亚光刻互连结构 是L形的。4. 根据权利要求1的半导体器件，其中所述第一亚光刻互连结构 将第 一和第二有源器件区域直接连接而在它们之间没有金属触点。5. 根据权利要求1的半导体器件，还包括位于半导体衬底中并且 通过其间的附加隔离区域彼此隔离的附加器件区域，其中所述半导体器 件包括用于将所述附加有源器件区域相互连接的附加亚光刻互连结构。6. —种包含至少一个位于半导体衬底中的静态随机存取存储器 (SRAM)单元的半导体器件，其中所述SRAM单元包括宽度为大约 20nm到大约40nm并且将所述SRAM单元的第一下拉晶体管与其第一 上拉晶体管交叉连接的第 一亚光刻互连结构。7. 根据权利要求6的半导体器件，其中所述第一亚光刻互连结构 包括从掺杂的多晶珪、W、 Cu、 SiGe、 NiSi、 TaN及其混合物中选择的 一种或多种导电材料。8. 根据权利要求6的半导体器件，其中所述第一亚光刻互连结构 是L形的。9. 根据权利要求6的半导体器件，其中所述第一亚光刻互连结构 将SRAM单元的第一下拉晶体管和第一上拉晶体管直接交叉连接而在 它们之间没有金属触点。10. 根据权利要求6的半导体器件，其中所述SRAM单元还包括 第二下拉晶体管、第二上拉晶体管和分别将第二下拉晶体管与第二上拉 晶体管交叉连接的第二亚光刻互连结构。11. 根据权利要求10的半导体器件，还包括位于所述半导体村底 上的接触层次和位于所述接触层次上的第一金属互连层次，其中第一金 属互连层次不包含任何用于将SRAM单元的第一或第二下拉晶体管与 第一或第二上拉晶体管交叉连接的局部互连。12. —种用于形成半导体器件的方法，包括在半导体衬底中形成第一和第二有源器件区域，其中所述第一和第 二有源器件区域通过它们之间的隔离区域相互隔离；以及形成宽度为大约20nm到大约40nm的第一亚光刻互连结构，以连 接第一和第二有源器件区域。13. 根据权利要求12的方法，其中所述第一亚光刻互连结构通过 以下步骤形成在第 一和第二有源器件区域上形成层间电介质(ILD)层； 在所述ILD层上形成光刻构图的4^模层，其中所述光刻构图的^^模 层限定宽度为大约20nm到大约120nm的第一光刻掩模开口 ；在所述光刻构图的掩模层上涂敷嵌段共聚物层，其中所述嵌段共聚 物至少包括不能彼此融合的第一和第二聚合嵌段组分；对嵌段共聚物层退...
【专利技术属性】
技术研发人员：杨海宁，杰克A曼德尔曼，李伟健，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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