平面双扩散金属氧化物半导体器件及其制作方法技术

本发明专利技术公开了一种平面双扩散金属氧化物半导体器件及其制作方法，用以减小现有平面双扩散金属氧化物半导体的接触电阻，提高平面双扩散金属氧化物半导体的性能。该方法包括：对晶圆背面进行硅腐蚀之后，向所述晶圆背面注入与所述晶圆中已有的第一掺杂原子不相同的第二掺杂原子；激活向晶圆背面注入的所述掺杂原子，清洗所述晶圆；在晶圆背面蒸发金属。

【技术实现步骤摘要】

本专利技术涉及半导体芯片
，尤其涉及一种平面双扩散金属氧化物半 导体器件的制作技术。
技术介绍
双扩散晶体管(Double diffused MOS， DMOS)是一种金属氧化物半导体 场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor, MOSFET), 利用扩散来形成其晶体管区域。双扩散晶体管通常被用以作为用于高电压的功 率集成电路中的功率晶体管，在低顺向压降的要求下，提供较高的每单位面积 电流。双扩散晶体管的一种类型是Planar DMOS (Planar Double-diffbsed Metal Oxide Semiconductor,平面双扩散金属氧化物半导体)，传统制作Planar DMOS 器件的工艺是在制作完成晶圆(wafer)的正面之后，进行晶圆正面的贴膜保护、 晶圆背面的减薄、晶圓背面的硅腐蚀、去掉晶圓正面的贴膜并清洗晶圆、在晶 圆背面蒸发金属(Back metal)形成晶圆背面的金属、测试等流程，最终得到 Planar DMOS 。其中，如图1所示，背金和晶圆之间的接触电阻(Rc, contact resistance ) 是一个重要的电性参数，对于Planar DMOS器件，接触电阻越小，源漏二极管 正向导通电压(Vfsd， Drain-Source diode forward voltage )就越小，Planar DMOS 器件的性能就越好，因此，小的接触电阻是制作Planar DMOS器件的工艺所追 求的目标。
技术实现思路
本专利技术提供一种，用以减小平面双扩散金属氧化物半导体的接触电阻，提高平面双扩散金属氧化物半导 体的性能。本专利技术实施例提供了 一种平面双扩散金属氧化物半导体器件的制作方法，包括对晶圆背面进行硅腐蚀之后，向所述晶圆背面注入与所述晶圆中已有的第 一掺杂原子不相同的第二掺杂原子；激活向晶圆背面注入的所述掺杂原子，清洗所述晶圓； 在晶圆背面蒸发金属。本专利技术实施例还提出 一种平面双扩散金属氧化物半导体器件，包括经过硅 腐蚀和背面蒸发金属的晶圓，所述晶圓的经过硅腐蚀的面的表层内包括与所述 晶圓中已有的第 一掺杂原子不相同的且被激活的第二掺杂原子。本专利技术实施例还提出 一种经过硅腐蚀的晶圆，所述晶圆的经过硅腐蚀的面 的表层内包括与所述晶圆中已有的第 一掺杂原子不相同的且被激活的第二掺 杂原子。本专利技术实施例提供了一种平面双扩散金属氧化物半导体Planar DMOS及 其制作方法。本专利技术的Planar DMOS制作方法，在现有的Planar DMOS制作 方法中增加了两个步骤，即在硅腐蚀晶圓背面之后增加在晶圆背面表层注入掺 杂原子和激活掺杂原子这两个步骤，使得晶圆背面表层形成重掺杂，从而增加 了晶圆背面表层的电子或者空穴，形成电性活跃区，使得晶圆背面的金属与晶 圆之间的接触电阻减小，源漏二极管正向导通电压减小，最终使得Planar DMOS的性能提高。附图说明图1为平面双扩散金属氧化物半导体的示意图2为本专利技术实施例中Planar DMOS器件制作方法的流程图3为本专利技术实施例中向晶圆背面表层注入掺杂原子的方法示意图4为本专利技术实施例中激活掺杂原子的方法示意图。 具体实施例方式本专利技术实施例提供了一种Planar DMOS器件及其制作方法。本专利技术的 Planar DMOS器件制作方法，在现有的Planar DMOS器件制作方法中增加了两 个步骤，即在硅腐蚀晶圆背面之后增加在晶圆背面表层注入掺杂原子和激活掺 杂原子这两个步骤，使得晶圆背面表层形成重掺杂，从而增加了晶圆背面表层 的电子或者空穴，形成电性活跃区，使得晶圆背面的金属与晶圆之间的接触电 阻减小，源漏二极管正向导通电压减小，最终使得Planar DMOS器件的性能提 高。参阅图2所示，Planar DMOS器件的制作方法包括如下流程5201、 制作晶圆的正面，并进行晶圓正面的贴膜保护、晶圓背面的减薄、 晶圆背面的硅腐蚀。其中，晶圆可以是硅晶圓，也可以是用其它半导体材料制成的晶圆。 步骤S201中制作晶圆的正面，并进行晶圓正面的贴膜保护、晶圆背面的 减薄、晶圓背面的硅腐蚀与相应现有技术相同，这里不再详述。5202、 向晶圆背面表层注入掺杂原子，该掺杂原子与晶圓中已有的掺杂原 子不相同(如图3所示)。晶圓中通常掺杂有锑原子，向晶圓背面表层注入的掺杂原子应与晶圓中已 有的掺杂原子不相同，比如可以是磷原子。向晶圓背面表层注入掺杂原子的方法包括将晶圓放在离子注入机的一 端，将掺杂源放在离子注入机的另一端。在掺杂源一端，掺杂原子被离化(带 有一定的电荷)，被电场加到超高速，进入晶圆背面表层。向晶圆背面表层注入掺杂原子的目的是使晶圆背面表层形成重掺杂，增加 晶圓背面表层的电子或者空穴，形成电性活跃区，减小背金和晶圓之间的接触 电阻，从而减小源漏二极管正向导通电压，最终提高Planar DMOS器件的性能。向晶圆背面表层注入摻杂原子时釆用的能量、注入掺杂原子的剂量可以根据需要调整(比如采用的能量可以是80KeV，剂量可以是3E15)。通常，采用 的能量越大，注入深度就越深，接触电阻的减小量就越大，PlanarDMOS器件 的性能就越好；注入掺杂原子的剂量越大，晶圆背面表层的电子或者空穴的增 加量就越大，接触电阻的减小量就越大，PlanarDMOS器件的性能就越好。5203、 去掉晶圆正面的贴膜并清洗晶圆。5204、 激活向晶圆背面表层注入的掺杂原子(如图4所示)。 激活掺杂原子的方法为褪火。由于向晶圆背面表层注入掺杂原子时，掺杂未激活，褪火的目的就是使掺 杂激活，使掺杂原子与半导体原子形成共价键。褪火的温度可以根据需要调整，比如可以将温度控制在450摄氏度。5205、 清洗晶圆，并在晶圆的背面蒸发金属。5206、 测试Planar DMOS器件的各个性能参数。本专利技术实施例提供的Planar DMOS器件制作方法，减小了晶圆背面的金属 与晶圓之间的接触电阻，进而减小了源漏二极管正向导通电压，最终提高了 Planar DMOS器件的性能。另外，本专利技术实施例还提供了一种经过硅腐蚀的晶圆，该晶圆的经过硅腐 蚀的面的表层内包括激活的掺杂原子，该掺杂原子与晶圆中已有的掺杂原子不 相同。其中，掺杂原子可以是磷原子。本专利技术实施例还4是供了 一种平面双扩散金属氧化物半导体器件，包括经过 硅腐蚀和背面蒸发金属的晶圆，该晶圓的经过硅腐蚀的面的表层内包括激活的 掺杂原子，该掺杂原子与晶圓中已有的掺杂原子不相同。掺杂原子可以是磷原 子。明的精神和范围。这样，倘若本专利技术的这些修改和变型属于本专利技术权利要求及 其等同技术的范围之内，则本专利技术也意图包含这些改动和变型在内。本文档来自技高网...

【技术保护点】
一种平面双扩散金属氧化物半导体器件的制作方法，其特征在于，包括：　对晶圆背面进行硅腐蚀之后，向所述晶圆背面注入与所述晶圆中已有的第一掺杂原子不相同的第二掺杂原子；　激活向晶圆背面注入的所述掺杂原子，清洗所述晶圆；　在晶圆背面蒸发金属。

【技术特征摘要】
1、一种平面双扩散金属氧化物半导体器件的制作方法，其特征在于，包括对晶圆背面进行硅腐蚀之后，向所述晶圆背面注入与所述晶圆中已有的第一掺杂原子不相同的第二掺杂原子；激活向晶圆背面注入的所述掺杂原子，清洗所述晶圆；在晶圆背面蒸发金属。2、 如权利要求1所述的方法，其特征在于，所述第二掺杂原子包括磷原子。3、 如权利要求1或2所述的方法，其特征在于，通过褪火激活所述掺杂 原子。4、 一种平面双扩散金属氧化物半导体器件，包括经过硅腐蚀和背面蒸发...

【专利技术属性】
技术研发人员：陈洪宁，方绍明，刘鹏飞，王新强，陈勇，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：11[中国|北京]