【技术实现步骤摘要】
可动态调整的时钟路径电路
[0001]本专利技术涉及一种半导体集成电路，特别涉及一种可动态调整的时钟路径电路。
技术介绍
[0002]双端口(DP)静态存储器(SRAM)在集成电路中被广泛的应用在并行计算和不同频域中数据交换。如图1所示，是现有双端口SRAM的存储单元结构的电路图；包括由上拉管PU1和下拉管PD1组成的第一反相器以及由上拉管PU2和下拉管PD2组成的第二反相器，第一反相器的输出端和第二反相器的输入端连接且连接点形成存储节点Q，第一反相器的输入端和第二反相器的输出端连接且连接点形成存储节点QB。第一端口包括选择管PG1和PG3组成，第二端口包括选择管PG2和PG4；第一端口的一对位线为BLA和/BLA，字线为WLA；第二端口的一对位线为BLB和/BLB，字线为WLB。第一端口通常也称为A端口，第二端口通常称为B端口。
[0003]双端口静态存储器主要是在单端口的静态存储器基础上多了一个端口，它与单端口的静态存储器在本质上相同，因此在读写所面临的限制也类似。
[0004]由于双端口静态存储器支持在...
【技术保护点】
【技术特征摘要】
1.一种可动态调整的时钟路径电路，其特征在于，包括：由n级时钟延迟单元串联而成的时钟延迟链，n大于1；第1级时钟延迟单元的输入端连接时钟输入信号；第k级时钟延迟单元的输入端连接第(k
‑
1)级时钟延迟单元的输出端，2≤k≤n；所述时钟输入信号连接到第一多路选择器的输入端；各级所述时钟延迟单元的输出端通过对应的选择开关连接到所述第一多路选择器的输入端；各级所述时钟延迟单元的输出端输出所述时钟输入信号的各级延迟信号，所述第一多路选择器从所述时钟输入信号和所述时钟输入信号的各级延迟信号中选择一个信号作为时钟输出信号；各所述选择开关的控制信号以及所述第一多路选择器的选择信号通过延迟链控制电路控制，以实现对所述时钟输出信号的相位的动态调整。2.如权利要求1所述的可动态调整的时钟路径电路，其特征在于：所述选择开关的数量为(n
‑
1)个，第k级时钟延迟单元的输入端和输出端之间连接一个所述选择开关；所述第一多路选择器包括两个输入端，所述第一多路选择器的第一输入端连接所述时钟输入信号，所述第一多路选择器的第二输入端连接第n级时钟延迟单元的输出端。3.如权利要求2所述的可动态调整的时钟路径电路，其特征在于：各级所述时钟延迟单元的结构相同且延时相同。4.如权利要求3所述的可动态调整的时钟路径电路，其特征在于：各级所述时钟延迟单元都由偶数个反相器串联而成。5.如权利要求4所述的可动态调整的时钟路径电路，其特征在于：各级所述时钟延迟单元都由2个反相器串联而成。6.如权利要求2所述的可动态调整的时钟路径电路，其特征在于：时钟路径电路应用于双端口静态存储器的可测试设计电路中；所述可测试设计电路中包括两条所述时钟路径电路，两条所述时钟路径电路分别为第一时钟路径电路和第二时钟路径电路，令所述第一时钟路径电路的时钟输出信号为第一时钟输出信号，所述第二时钟路径电路的时钟输出信号为第二时钟输出信号，所述第一时钟路径电路的时钟输入信号为第一时钟输入信号，所述第二时钟路径电路的时钟输入信号为第二时钟输入信号；对所述双端口静态存储器进行测试时，所述双端口静态存储器的第一端口的时钟输入端连接所述第一时钟输出信号，所述双端口静态存储器的第二端口的时钟输入端连接所述第二时钟输出信号，通过在测试中动态调整所述第一时钟输出信号的相位以及所述第二时钟输出信号的相位调节所述双端口静态存储器的第一端口和第二端口间的端口时钟信号的延时。7.如权利要求6所述的可动态调整的时钟路径电路，其特征在于：对所述双端口静态存储器进行测试包括找出最差情形下的最低操作电压，最差情形对应于所述双端口静态存储器的第一端口和第二端口同时存取同一个位址，通过不断调...
【专利技术属性】
技术研发人员：赖振安，陈俊晟，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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